[参考译文] TMS570LC4357-EMIF：EP 不会在 WAIT 引脚触发上生成额外的扩展周期。

尊敬的 Deepak：

每个 SETUP-STROBE-HOLD 的持续时间都应 通过软件进行配置。 您与哪种类型的存储器交互？ 您目前正在使用定制电路板或我们的评估硬件吗？ 您可能需要查看此应用报告、以确保遵循 http://ti.com/lit/pdf/sprac96 上的所有通用布局指南

此致、

彼得

我使用 与 FPGA 连接的定制板。 我在 50MHz 下运行、因此我要留出 3 个周期来进行选通和设置。

尊敬的 Deepak：

不应该有任何其他配置来进一步配置持续时间、但您是否能够提供带有数据解码的存储器事务的示波器快照、以便我们可以进一步验证？ 是否运行任何自定义 FPGA 代码、这也可能会阻止 EMIF 以所需时序正确访问数据

此致、

彼得

您好：

我观察到的是、FPGA 将 WAIT 引脚驱动为低电平。 我已经通过检查引脚进行了验证。 我认为问题在 EMIF 方面。

尊敬的 Deepak：

如果您已经根据我发送的应用报告验证了硬件连接是否正确、并且目标 FPGA 不是原因、则可能是 EMIF 配置。 您能否验证所有 EMIF 配置是否均正确？ 您是否使用示例代码或者您是否为此编写了定制软件？ 最好确保根据目标 FPAG 规范正确配置 EMIF（这可能是因为您看到了数据通信，但最好仔细检查）

此致、

彼得

您好：

 再次正确验证后、我会回来一次。

还有一件事、请告诉我、如果在正常模式下以 50MHz 运行将选通周期增加到 4 个以上的周期、为什么会中止数据传输。

尊敬的 Deepak：

我预计会发生数据中止、因为目标需要一段指定的数据写入时间、而这被增加选通周期所违反。 可能在目标端执行了 CRC、并且违反了时序

此致、

彼得