[参考译文] MSPM0G3507：高级 SPI 问题

您好 Rob、

#1。 如果需要确切的 25MHz 25MHz 50MHz 频率、则唯一可用的 BUSCLK 频率是 BUS/BUSCLK/SPI 75MHz。 但是、SYSPLL 无法通过 32MHz SYSOSC 频率实现 75MHz BUSCLK。 如果您确实需要 MCLK 频率高于 50MHz 的精确 25MHz SPI、 您可以考虑使用 20MHz 等外部晶体。

#2 我认为 DMA 级联模式可以满足您的要求。 您可以从另一 MDA 通道完成设置 DMA 触发源。 请参阅  5.2.5 启动 DMA 传输    有关详细信息、请参阅 MSPM0 G 系列 80MHz 微控制器技术参考手册（修订版 C）。

嗨、Pengfei、

非常感谢您的答复。

#1 — 除非我遗漏了某些内容，否则可使用 32MHz SYSOSC（使用 8 的 PDIV、75 的 QDIV 和 4 的 CLK0_DIV）实现 75MHz。 但是、我没有办法对 BUSCLK 进行 3 分频来获得所需的 25MHz SPI 时钟、同时仍保持 输入时钟必须是 2 倍 SPI 时钟。 唯一的 SPI 分频器是 CLKDIV（可以对 75MHz 进行 3 分频、但会违反 2x SPI 时钟）和 SCR (（SPI 的功能时钟频率）/((SCR+1)* 2)、因此没有经过 3 分频的 SCR 设置。 我总是觉得这种可配置性很奇怪、希望我在这里遗漏了一些东西。

第 2 名 — 非常棒！ 级联 DMA 肯定可以满足我们的需求！ 感谢您的帮助。

您好 Rob、

1 抱歉我错过了这个配置。 这样、ULPCLK 应被分频为 37.5MHz、因为它被限制在 40MHz 之下。 如您所述、SPI 分频器 CLKDIV 可以设置为 3 分频、我不确定“它将违反 2xSPI 时钟“的含义。 在这种情况下、您遇到了什么奇怪的现象？

嗨、Pengfei、

以下根据 SysConfig (v1.25.0) 工具：

出现“MSPM0 参考手册“的第 25.2.2.4 节以确认此限制：
SPI 包含一个可编程比特率时钟分频器和预分频器来生成串行输出时钟 (SCLK)。  支持的比特率最高为输入时钟除以 2。 输入时钟选择取决于特定 器件、请参阅器件数据表和时钟控制部分。

因此、无法获得高频 SPI 输出时钟和高频 BUSCLK、这似乎是一个非常奇怪的限制。