[参考译文] AM2434：使用 OBSCLK0 或 MCU_OBSCLK0 生成 FPGA 时钟

你好 Yosuf、

OBSCLK0 和 MCU_OBSCLK0 不能用于除观察之外的任何其他用途 — 调试和测试。

此致、
Borislav Lazarkov

感谢 Boislav 的答复。  但是、我们想知道为什么这些信号只能用于调试和测试。  使用这些信号有什么限制？  如果我们在正常运行期间使用这些信号、会发生什么情况？   

谢谢、

Yosuf

你好 Yosuf、

有关观察时钟的推荐用例、请参阅数据表。

此致、

Sreenivasa.

谢谢 Sreenivasa 的答复。 但是、我仍然不明白为什么观察时钟只能用于测试和调试。  这是因为处理器必须置于特殊工作模式才能使用这些观察时钟吗？  如果是、该模式是如何启用的。  我花了大量时间浏览参考手册、但无法找出造成此限制的原因。

谢谢、

Yosuf

你好 Yosuf、

请参阅以下内容：

时钟输出配置

时钟输出不是默认状态。 需要将处理器配置为输出时钟。  

您可能必须在所连接器件附近添加一个下拉电阻器以将时钟保持在已知状态。

时钟表征：

这些输出被定义为“仅观察“、因为它们不符合任何特定的时钟性能。  因此、TI 没有计划定义与这些输出相关的任何性能参数。  客户可能会发现、他们提供的时钟输出足以满足其系统设计、但任何验证输出是否满足其要求的工作都是他们的责任。  TI 不计划努力在客户系统设计中使用这些时钟输出。

时钟干扰

由于信号功能选择与这些时钟不同步、因此在最初通过 AM243x 引脚多路复用逻辑选择时钟信号功能时、这些时钟输出很可能会产生一个短周期。  AM243x 信号功能与这些时钟异步变化。  对于从这些输出计时的任何同步逻辑而言、这可能是一个问题。  它们应考虑将这些输出提供的任何逻辑保持在复位状态、直到时钟信号功能选择和生成完整周期。  

您能否帮助确认、您是否有配置可在处理器上电前将 FPGA 保持在复位状态、配置时钟并处理器输出几个时钟周期

PLL 抖动

我们没有定义任何时钟输出的抖动曲线、因为有许多特定于系统的变量会影响抖动。 您的客户将需要在最终产品预期的所有工作条件下测量其特定系统实施的时钟输出抖动。
系统设计人员需要了解所连接器件的时钟要求、在 AM243x 器件在整个预期工作条件下运行其预期应用软件时测量其实际系统设计中 AM243x 时钟输出的性能、并使用此信息确定 AM243x 时钟输出是否足以满足预期应用的要求。 在他人的系统设计中有太多的未知因素、无法确保时钟对于所连接器件具有可接受的性能。
PLL N/M 抖动是当 PLL 尝试保持锁定到其参考时钟时引入的短期频率误差、其中倍频 (N) 和分频 (M) 比直接塑造该抖动的幅度和字符。
抖动曲线将根据 PLL 配置和 PLL 后分频器 (HSDIV) 配置而显著变化。
PLL 链中的任何倍频都会放大输入抖动。 如果 OBSCLK0 来自倍增 PLL 输出、则抖动随倍频比缩放

此致、

Sreenivasa.

您好 Sreenivasa、

感谢您提供的有用信息。  让我解释一下我们的想法。

我们将拥有一个由 MCU_HFOSC0 驱动的 25MHz 系统时钟 (MCU_HFOSC0_CLKOUT)、如参考手册第 2745 页的图 5-491 所示。  通过设置 CTRLMMR_OBSCLK0_CTRL 寄存器中的以下字段、将此 25MHz 时钟路由至 OBSCLK0、如第 2743 页的图 5-489 所示。

 位 3-0   CLK_SEL =  8    （选择 MCU_HFOSCO_CLKOUT）
 位 15-8  CLK_DIV  =  0  （1 分频）

OBSCLK0 是引脚 D17 的备选功能、此引脚将连接到 FPGA。  因此、OBSCLK0 将为 FPGA 提供一个 25MHz 时钟。  FPGA 将保持复位状态、直到处理器上电并进行完全配置。  我们知道系统初始化期间可能会出现一些时序异常、但我们希望我们可以通过在处理器完全配置之前使 FPGA 保持复位状态来避免问题。  我们希望就我们可能寻找什么来解决任何潜在问题提出任何建议。

此致、

Yosuf

你好  Yosuf、

谢谢你。

我不确定您是否有机会查看我在上述主题中添加的 PLL 相关信息。

我们希望您能对我们可能会发现的任何潜在问题提供任何建议。

建议在系统级别评估是否适用性方面的性能。

如前所述、我们先不表征时钟或共享任何数据。

假设连接是点、 可能无需添加任何缓冲器、但您可以考虑根据需要配置低抖动缓冲器。

此致、

Sreenivasa.

您好 Sreenivasa、

在我发送上一个响应后、我看到您添加的 PLL 信息。  我们将研究您所说的内容、如果我们有任何其他问题、请与您联系。  我们感谢您帮助解决此问题。

此致、

Yosuf

你好  Yosuf、

谢谢你。

如前所述、鉴于时钟输出性能面临的挑战、OBSCLK0 已被命名为用于调试或测试的时钟输出。

期待您的分析。 我们可能没有太多要补充的内容、但将尽力支持。

我们在数据表中提供了 LVCMOS 时钟输入的规格。

不确定 FPGA 是否指定了时钟输入要求。

此致、

Sreenivasa.