[参考译文] MSPM0L1228：使用内部 Vref 的 ADC 采样速度

您好、Holger、

在这种情况下、请使用外部 Vref。

ADC 转换数据将不准确、误差更大。

我知道限制因素是 1uA 的 Ivref。

此限制规范记录在哪里？ 我在 DS 中找不到它。

根据我的理解、原因是如果 ADC 采样 率大于 200ksps、ADC 的 VREF 并不稳定。

B.R.

Sal

尊敬的 Sal：
我认为 Vref 缓冲器电容器无法充电/放电、因为 Ivref 受限并且转换快速时具有时间限制。

此致、Holger

您好、Holger、

在哪条限制规范记录？ 我在 DS 中找不到它。

您能提醒一下规范、我想知道记录 Ivref 限制为 1uA 的位置。

我认为 Vref 缓冲器电容由于

是的。

由于 Ivref 受限且转换速度快时有时间限制。

请在您发现当前限制的位置给出建议。 我想与内部团队仔细检查 1uA 限制描述。

B.R.

Sal

您好、Holger、

在哪条限制规范记录？ 我在 DS 中找不到它。

您能提醒一下规范、我想知道记录 Ivref 限制为 1uA 的位置。

我认为 Vref 缓冲器电容由于

是的。

由于 Ivref 受限且转换速度快时有时间限制。

请在您发现当前限制的位置给出建议。 我想与内部团队仔细检查 1uA 限制描述。

B.R.

Sal

尊敬的 Sal：
请在此处注释误差会有多大以及您是否能够以某种方式计算误差。

此致、Holger

您好、Holger、

限制来自 VREF 内置电容器、它无法承受超过 200ksps 的 ADC 采样率。

B.R.

Sal

您好、Holger、

我们不建议在 200ksps 以上使用它。 我们无法保证它的误差、尤其是在临界情况下。

B.R.

Sal

尊敬的 Sal：

您能否以某种方式计算误差？
内部电容、电流和电阻有多大。

此致、Holger

您好、Holger、

根据讨论、无法以特定模式计算误差。 原因是、如果采样率超过限制值、可能会发生丢失代码的情况。 如果在 高地址出现代码丢失、则错误会很大。

例如：
预期 ADC 结果：1101.0000.0001b ->当 ADC 采样率太快时、缺少代码的实际 ADC 结果：1100.0000.0001b

现在、我从内部团队那里收到一些评论、认为设计规格可能支持更高的速率、但数据表无法保证这一点。 您能否帮助确认 ADC 通道上的客户设置：

ADC 时钟源和时钟分频器

采样时间

分辨率（等于转换时间）

如果可以共享所有 ADC 初始化代码或设置、效果会更好。

B.R.

Sal

尊敬的 Sal：
它们使用具有 1 个时钟分频器的 ULPCLK 和具有 143 的采样窗口 (SCOMPx)。

此致、Holger

您好、Holger、

在该配置下、采样时间为 143/46875us、32MHz = 4.46875us。 客户如何实现 288ksps？

B.R.

Sal

尊敬的 Sal：
抱歉、这已经是针对 200ksps 的修改。 对于 288ksps、它们使用：
ADC 时钟源：     ULPCLK、分频器：1.
硬件均值计算：8 倍
SCOMP0：                         75 个时钟周期
分辨率：                     12 位
由于通道数量很多、我们在半个 (9) 后将配置更改为 ULLMEM.MEMCTL、并调整 DMA 发送。 它会暂时禁用 ADC、但会丢失一些时间。
遗憾的是、只有 MEMRES0 到 MEMRES11、而不是 MEMRES23、如参考手册中 CTL2 寄存器的寄存器说明所述。 这里、MEMRESx 寄存器的数量在文档中有几次变化。

RGS、Holger

尊敬的 Sal：

这很有趣。然而,他们的测量结果表明,CONVCLK 显然在 32MHz 上运行。 CLKFREQ.FRANGE 当然设置为 5（>24 设置为 32MHz / 8 分频）、VRSEL 设置为 2h（内部基准）。 原因可能是什么？

但是、在当前设置下、效果很好。 实际上、如果 CONVCLK 需要在 4MHz 运行、则 他们必须调整输入滤波器、或者在最坏的情况下、转到外部基准或 MSPM0G1228。

• ADCCLK 用于采样和转换->源自 32MHz ULPCLK
• tsync = 0、因为使用 ULPCLK
• 采样窗口：
  • 使用 SAMPCLK 生成、 使用 SCLKDIV 从 ADCCLK 获取 （设置为 0 ->不进行 1 分频/分频）-> 32MHz
  • SCOMP0 VAL 设置为 146。 ->采样时钟数= VAL x SCLKDIV -> 仍然 146 个时钟周期
• 转换窗口：
  • 由 CONVCLK 生成、 使用 VRSEL 和 CLKFREQ 源自 ADCCLK ->使用 内部 VREF 时、CONVCLK 频率不超过 4MHz。 由于 ADCCLK 被设置为 32MHz、因此 CLKFREQ.FRANGE 被设置为 5 (>24 to 32MHz)、这会应用:8 分频器、根据图 15-2、生成这些 4MHz。
• 总时间：
  • 示例窗口：146 个时钟周期@ 32MHz
  • 转换窗口：14 个时钟周期@ 4MHz -> 14*8 = 112 个时钟周期@ 32MHz
  • 总体：146+112 = 258 个时钟周期@ 32MHz -> 8.06us -> 03ksps
  • 4-过采样-> 8.06 *4 = 32.25us
  • 9 个频道：32.25*9 = 3us

• 但是、我的测量值为 2us、这与以下计算相匹配、假设 32MHz 的 CONVCLK 为：
  • 示例窗口：146 个时钟周期@ 32MHz
  • 转换窗口：14 个时钟周期@ 32MHz
  • 总体：146+14 = 160 个时钟周期@ 32MHz -> 5.00us -> 200ksps
  • 4-过采样-> 5.00*4 = 20.00us
  • 9 个频道：20.00 *9 = 00 us

此致、Holger