[参考译文] AM2732：MSS_UARTB 的时钟源(VCLK)选择和频率

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Other Parts Discussed in Thread: AWR2944, AM2732

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers-forum/1082620/am2732-clock-source-vclk-selection-and-frequency-for-mss_uartb

部件号：AM2732
线程中讨论的其他部件：TMDS273GPEVM， AWR2944，

对于 AM273X，mmWave 演示可视化器应用程序要求将辅助数据端口的 COM 端口的波特率设置为892857。

我们的客户希望为他们的自定义应用程序使用不同的波特率。

UART 波特率是 VCLK 的频率除以 UART/SCI 模块中16的积分倍数。

MSG_UARTB 似乎被用作 TMDS273GPEVM 上的辅助数据端口。

在"表5-1709中。配置选项”，似乎可以从八个时钟源中选择 MSS_UARTB。

0 WUCPUCLK：[WUCPUCLK 是什么？]
1 XTALCLK：输入时钟到 CLKP/CLKM 引脚(40/50 MHz)
2 SYS_CLK：它似乎可以从八个时钟源中选择
3 DPLL_Per_HSDIV0_CLKOUT1：图5-1700中的 PL_PLL_HSFIV0_CLKOUT1 (450/480/500 MHz)。时钟树配置"
4 DPLL_core_HSDIV0_CLKOUT2：“图5-1700”中的 core_PLL_HSDIV0_CLKOUT2 (400 MHz)。时钟树配置"
5 RCCLK10M：[什么是 RCCLK10M？]
6 XREF_CLK0：参考时钟至 XREF_CLK0引脚
7 RCCLK10M：[什么是 RCCLK10M？]

从八个时钟源中选择的时钟似乎是分开的。这种分隔的时钟是否为 MSS_UARTB 的 VCLK？

在"表5-1709中。配置选项”，在 TRM 上，SYS_CLK 似乎可以从八个时钟源中选择。

0 XTALCLK：输入时钟至 CLKP/CLKM 引脚(40/50 MHz)
1 RCCLK10M：[什么是 RCCLK10M？]
2 DPLL_core_HSDIV0_CLKOUT2：“图5-1700”中的 core_PLL_HSDIV0_CLKOUT2 (400 MHz)。时钟树配置"
3 RCCLK10M：[什么是 RCCLK10M？]
4 RCCLK10M：[什么是 RCCLK10M？]
5 RCCLK10M：[什么是 RCCLK10M？]
6 WUCPUCLK：[什么是 WUCPUCLK？]
7 RCCLK10M：[什么是 RCCLK10M？]

是否可以从这些时钟源中选择 MSS_UARTB 的 VCLK？

在"图5-1700中。时钟树配置”，输出时钟频率(例如模式3：450/480/500 MHz)，介绍了每个 PLL 和每个分隔器。

所述频率是否应用于每个 PLL 和每个分隔器的输出时钟？

此致，

黛西克

3 年多前

0 admin 3 年多前

TI__Guru**** 2524550 points

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Daisuke，

源中选定的时钟在到达外围设备之前经过额外的分隔器。作为外设输入的这一划分时钟将被视为 VCLK。

此外，由于 SYS_CLK 是可以为 MSS_UARTB 选择的可能时钟源之一，因此，如果 SYS_CLK 是在时钟 mux 中选择的源，则当前 SYS_CLK 配置将影响 MSS_UARTB。

对于图5-1700中给出的值，最终每个 PLL 和分隔器的这些输出值将根据 ADPLLJ 配置而有所不同，该配置会影响馈入 HS 分隔器的 CLKOUT 的值。影响 CLKOUT 值的变量可在 TRM 中的5.3.4.2 ADPLLJ 编程序列中找到

希望这能有所帮助，如果您有更多问题，请随时联系我们。

最佳

丹尼尔

0 admin 3 年多前

TI__Guru**** 2524550 points

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您好，丹尼尔-桑，

感谢你的回复。

我知道图5-1700中给出的值是典型值，并且每个 PLL 和分隔器的输出值可以使用与这些值不同的值。

我们的客户将通过更改每个 PLL 和分隔器的时钟选择和输出时钟，将 MSS_UARTB 波特率更改为所需的值。

请告诉我“表5-1709”中的 WUCPUCLK 和 RCCLK10M 是什么。配置选项”分别表示？

顺便提一下，我为 AWR2944发布了一个类似的问题，但没有得到明确的答案。

有关我在下面的帖子，请帮帮我。

e2e.ti.com/.../awr2944-baud-rate-of-com-port-for-the-auxiliary-data-port

此致，

黛西克

0 admin 3 年多前

TI__Guru**** 2524550 points

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Daisuke 您好，

是的，图5-1700中的值是模式3操作的典型值，这与具有较低 ADPLL 锁定频率的 mmWave usecase 相对应。

WUCPUCLK 对应于外部间壁或 RC 振荡器，其典型值为50年10月40日 MHz

RCCLK10M 对应于内部10 MHz RC 振荡器

至于另一个 E2E 员额。我们的 AM2732和 AWR2944设备基于相同的体系结构，因此此处讨论的所有内容仍应应用于该其他设备，因为这些概念应该向后兼容。但是，我强烈建议与雷达团队核实，以防两者之间有任何具体的差异。

最佳

丹尼尔

0 admin 3 年多前

TI__Guru**** 2524550 points

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您好，丹尼尔-桑，

感谢你的回复。

我理解 MSS_UARTB 的 VCLK 的以下内容。

对于 MSS_UARTB 时钟(VCLK)：

0 WUCPUCLK：CLKP/CLKM 引脚的输入时钟或内部10 MHz RC 振荡器时钟(10 MHz/40 MHz/50 MHz)
1 XTALCLK：输入时钟到 CLKP/CLKM 引脚(40/50 MHz)
2 SYS_CLK：可从八个时钟源中选择
3 DPLL_Per_HSDIV0_CLKOUT1：PL_PLL_HSFIV0_CLKOUT1 (450/480/500 MHz)
4 DPLL_core_HSDIV0_CLKOT2：core_PLL_HSDIV0_CLKOT2 (400 MHz)
5 RCCLK10M：内部10 MHz RC 振荡器时钟(10 MHz)
6 XREF_CLK0：参考时钟至 XREF_CLK0引脚
7 RCCLK10M：内部10 MHz RC 振荡器时钟(10 MHz)

对于 SYS_CLK：

0 XTALCLK：输入时钟至 CLKP/CLKM 引脚(40/50 MHz)
1 RCCLK10M：内部10 MHz RC 振荡器时钟(10 MHz)
2 DPLL_core_HSDIV0_CLKOT2：core_PLL_HSDIV0_CLKOT2 (400 MHz)
3 RCCLK10M：内部10 MHz RC 振荡器时钟(10 MHz)
4 RCCLK10M：内部10 MHz RC 振荡器时钟(10 MHz)
5 RCCLK10M：内部10 MHz RC 振荡器时钟(10 MHz)
6 WUCPUCLK：CLKP/CLKM 引脚的输入时钟或内部10 MHz RC 振荡器时钟(10 MHz/40 MHz/50 MHz)
7 RCCLK10M：内部10 MHz RC 振荡器时钟(10 MHz)

如果我有任何新问题，我会在新的主题中发布这些问题。

此致，

黛西克

基于 Arm 的微控制器（参考译文帖）

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