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器件型号：TMS570LC4357 大家好！
对于内部上拉电阻、TMS570LC4357数据表指定 Vi=VSS 时的电流介于5uA 和40uA 之间。 该规格非常适合计算外部下拉电阻器上的压降、从而将电压拉至低电平。 示例：对于外部10kOhm 下拉电阻、压降将低于0.4V。
现在的问题是、当没有外部拉电阻器件、但 CMOS 输入连接了已知的最大值时、如何计算电压电平 泄漏电流。 在 TMS570LC4357数据表中、没有针对 VI=VIH_min 的上拉电流规格 -->当外部泄漏电流为3uA 时，内部5uA 上拉电阻是否足够强，可以将线路拉至高电平？
如果必须将内部上拉电阻视为最大值为3.3V/5uA=660kOhm 的恒定电阻、则产生的电压电平将为3.3V - 660kOhm*3uA = 1.32V。 -->高级无效
如果内部上拉电阻可被视为5uA 至 VI=VIH_MIN 的恒定电流源(并且可能是高于 VI=VIH_MIN 的恒定电阻)、则高达5uA 的泄漏电流将生成有效的高电平。
必须为内部上拉应用哪种计算模型？
是否允许将上拉/下拉电流的数据表规格 应用于上拉的 VI=VIH_MIN 和下拉的 VI=VIL_max？
此致、
Matthias
