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[参考译文] TMS570LC4357：互连详细信息

admin
Guru**** 2473270 points
Other Parts Discussed in Thread: TMS570LC4357

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers-forum/984819/tms570lc4357-interconnects-details

器件型号：TMS570LC4357

您好！

我目前正在执行一些基准测试、以评估当其他主器件(DMA、以太网)并行运行时 Cortex-R5的性能损失。

目前、我评估了当内核在同一存储器上执行密集操作时、当1个 DMA 通道尽可能快地运行时、内核性能可能会降低2倍。

我发现其他一些文章表明、这种干扰仅在多个主器件访问同一存储器中的相同64位时发生、但也在不同的存储器位置进行了测试后、我可以肯定地说这不是真的。

为了形成一个完整的理解、我需要来自德州仪器的以下信息：

  1. CPU 互连和外设互连的参考是什么？
  2. 在哪里可以找到他们在 TMS570LC4357中使用的修订版本的文档？
  3. TI 能否提供完成后者的所有其它 TI 文档、这些文档描述了互连集成到 TMS560设计中的情况(配置、限制、仲裁、优先级...)？
  4. 在参考手册(2018年3月)的以太网章节32.2.14中、可以将"器件包含一个芯片级主优先级寄存器、用于设置传输节点的优先级
    用于向系统内存发出内存传输请求。"。 但互连章节中似乎没有对此进行任何记录。 TI 能否在芯片级提供更多有关此主优先级机制的信息、以便为互连通信配置 EMAC 与 CPU 或 DMA 优先级？

谢谢

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    TI__Guru**** 2473270 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    您正在对哪个存储器进行并发 CPU 和 DMA 访问？  从发起方到目标方、没有完全独立的并行访问路径、因此将在互连中的某个级别执行仲裁。 仅在相同的64位位置需要仲裁的注释适用于具有紧密耦合存储器的架构。 TMS570LC4357 使用缓存内核架构、将主 CPU RAM 连接为 CPU 互连上的2级存储器。

    1. CPU 互连和外设互连的参考是什么？

    >> TMS570LC4357参考手册(spnu563a、2018年3月)中的"互连"一章包含 有关 CPU 互连以及外设互连的用户可配置选项的信息。

    1. 在哪里可以找到他们在 TMS570LC4357中使用的修订版本的文档？

    >>除了 TRM 中的信息外、您还在寻找哪些其他信息？

    1. TI 能否提供完成后者的所有其它 TI 文档、这些文档描述了互连集成到 TMS560设计中的情况(配置、限制、仲裁、优先级...)？

    >> TRM 中介绍了所有可配置选项和用于控制这些选项的寄存器。

    1. 在参考手册(2018年3月)的以太网章节32.2.14中、可以将"器 件包含一个芯片级主优先级寄存器、用于设置向系统存储器发出存储器传输请求时所使用的传输节点的优先级。" 但互连章节中似乎没有对此进行任何记录。 TI 能否在芯片级提供更多有关此主优先级机制的信息、以便为互连通信配置 EMAC 与 CPU 或 DMA 优先级？

    >>当在不同的器件架构上使用此 EMAC IP 时、本声明将继续执行、需要从 TMS570 TRMS 中删除。 EMAC 进行访问的外设互连在所有 启动器之间使用循环仲裁机制。 这不是用户可配置的。

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    TI__Guru**** 2473270 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Sunil、

    CPU 和 DMA 同时使用的内存是 L2RAM。

    CPU 执行一个循环、其中只包括对一个位置的1次写入、而 DMA 由软件触发以从 RAM 持续读取。

    CPU 互连和外设互连的基准是什么？

    >> TMS570LC4357参考手册(spnu563a、2018年3月)中的"互连"一章包含 有关 CPU 互连以及外设互连的用户可配置选项的信息。

    2.在哪里可以找到他们在 TMS570LC4357中使用的修订版本的文档？

    >>除了 TRM 中的信息外、您还在寻找哪些其他信息？

    >>>我已经浏览过这些章节、其中包含相关信息(主机和从机之间允许的访问、表2-1中也提到了循环仲裁逻辑)、但没有涉及仲裁所需的优先级、周期数、 或者、如果互连会为给定的从机提供一些"停止"机制、是否存在读取路径和写入路径、否则写入是否会被赋予高于读取的优先级、等等... 当我询问参考时、我的意思是互连是 TI 的独立 IP 还是其他 IP (例如 ARM NIC-400)、在这种情况下、互连可以拥有自己的文档来提供内部行为详细信息。 我的目的是能够采用确定性方法来评估 DMA 与 CPU 与以太网互连流量、是否支持带宽、以及如何在给定特定用例的情况下控制 CPU 或 DMA 或以太网的存取中的抖动。

    3. TI 能否提供完成后者的所有其它 TI 文档，这些文档描述了互连集成到 TMS560设计中的情况(配置、限制、仲裁、优先级...)？

    >> TRM 中介绍了所有可配置选项和用于控制这些选项的寄存器。

    >>>您指的是哪些可配置选项？ 我只能看到 SDC MMR 寄存器、其中1个控制寄存器包含1个与自检机制相关的位。 如果没有其他寄存器、则没有可配置的内容、对吧？

    在参考手册(2018年3月)的以太网章节32.2.14中、可以将"器 件包含一个芯片级主优先级寄存器、用于设置向系统存储器发出存储器传输请求时所使用的传输节点的优先级。" 但互连章节中似乎没有对此进行任何记录。 TI 能否在芯片级提供更多有关此主优先级机制的信息、以便为互连通信配置 EMAC 与 CPU 或 DMA 优先级？

    >>当在不同的器件架构上使用此 EMAC IP 时、本声明将继续执行、需要从 TMS570 TRMS 中删除。 EMAC 进行访问的外设互连在所有 启动器之间使用循环仲裁机制。 这不是用户可配置的。

    >>>好的，谢谢，这澄清了这一点。

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    TI__Guru**** 2473270 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Gael、

    [引用 userid="195871" URL"~/support/microcontrollers/other/f/other-microcontrollers-forum/984819/tms570lc4357-interconnects-details/3638151 #3638151"]

    >>>我已经浏览过这些章节、其中包含相关信息(主机和从机之间允许的访问、表2-1中也提到了循环仲裁逻辑)、但没有涉及仲裁所需的优先级、周期数、 或者、如果互连会为给定的从机提供一些"停止"机制、是否存在读取路径和写入路径、否则写入是否会被赋予高于读取的优先级、等等... 当我询问参考时、我的意思是互连是 TI 的独立 IP 还是其他 IP (例如 ARM NIC-400)、在这种情况下、互连可以拥有自己的文档来提供内部行为详细信息。 我的目的是能够采用确定性方法来评估 DMA 与 CPU 与以太网互连流量、是否支持带宽、以及如何在给定特定用例的情况下控制 CPU 或 DMA 或以太网的存取中的抖动。

    [/报价]

    外设互连基于开放内核协议(OCP)、并且有桥接组件可在不同的总线协议之间切换。 此信息在参考手册中不可用、因为最终用户没有可配置选项。

    在性能基准测试和带宽估算方面、我们仅提供可能不适用于您的特定用例的经验数据。

    [引用 userid="195871" URL"~/support/microcontrollers/other/f/other-microcontrollers-forum/984819/tms570lc4357-interconnects-details/3638151 #3638151"]

    >>>您指的是哪些可配置选项？ 我只能看到 SDC MMR 寄存器、其中1个控制寄存器包含1个与自检机制相关的位。 如果没有其他寄存器、则没有可配置的内容、对吧？

    [/报价]

    是的、没错。 每个仲裁组件被硬接线以使用一个循环机制 来管理多个总线主控的访问。