[参考译文] TM4C1290NCZAD：复位时的 GPIO 状态...

感谢您提供相关信息。

另外还有几个问题：

1. 我看到从外部 RST 引脚转换(高电平>低电平)到内部复位的延迟(通常为0.85us)。  出于完整性考虑、内部复位后多久、所有 GPIO 都保证为 HiZ？  
2. 这些时间中是否有任何时间取决于外部时钟源/由外部时钟源修改？ (即、在外部时钟输入突然停止为高电平或低电平的情况下、在 GPIO 变为高阻之前、是否没有任何东西会等待时钟边沿？)

缺少时钟源可能会延迟外部 RST-引脚的检测、如表26-14的 R4所示。 当所有时钟被禁用(PIOSC 掉电时的深度睡眠)时、延迟时间通常为100us。 当 PIOSC 未关闭时、外部时钟丢失的检测速度会更快。

是否有您关注的特定场景？

安全方面。

前面提到的表格给出了 RST 引脚变为低电平与内部复位信号之间的时序。 我真正需要知道的是、从 RST 置为有效到 GPIO 的时序是否得到保证 HiZ。

我们是否有此信息？

谢谢。

我没有这个时间。 我是否可以询问您为什么需要它？ 也许我们可以更直接地解决您试图解决的问题。  

我们致力于与故障模式相关的安全。 是否可以询问设计团队之一？

好的、我们正在处理它。 我将让您保持在线状态、然后我们可以在论坛上进行总结。