尊敬的每个人：
作为"TI 安全手册"(SPNU511D)中安全机制实施的一部分、在主时钟 HCLK 最大额定值下、出现了一些与 DCC (双时钟比较)相关的问题。
„到数据表(SPNS165B)、最大系统时钟的额定值为180MHz、不在评估器5.1 "绝对最大额定值"中、而是在第5.5章"时钟域的开关特性"中指定
第一个关于时钟的问题是：它真的是绝对最大时钟吗？ 这个问题的背景是、最好使用最大可能时钟(180MHz)来运行 CPU。 时钟3的任何不精确度都可能超过这个最大时钟。 因此、在最坏的情况下、振荡器的10ppm 小误差会使 HCLK 超过180MHz。
使用10ppm 的16MHz 振荡器：
HCLK = f (振荡器)*复用器(PLL)
HCLK = 16MHz *(1 + 10/1000000)* 11、25 = 180、0018MHz
因此、仅 PLL 的不精确度会超出规格。 这种违反规范的"小"行为是否有问题？ 如果不是、偏差会有多大？
还有一个问题是 DCC 选择。 DCC 检测时钟的偏差、例如 HCLK。 此偏差范围可由用户设置。 是否有这种偏差应该有多大的经验？ 还是特定于项目？ 以及如何确定什么是良好的价值？
此外、DCC 将两个时钟相互比较、例如主振荡器与系统时钟。 因此、DCC 取决于输入示波器精度。 因此、DCC 可以"仅"检测到 PLL 故障或写入错误的 PLL 配置、对吧？
3、如果180MHz 是真正的最大时钟、为了在时钟生成路径出现偏差的情况下正常运行、必须降低该时钟。 因此、必须将振荡器的不精确度和 DCC 的定义阈值(例如、05%)相加、并且必须将时钟减小该值、对吧？ 时钟生成路径中是否还有任何其他影响需要考虑、例如 PLL 逻辑不准确？
谢谢、此致
Konstantin
