大家好、团队、
我从客户那里了解到有关 Quad-SSI 的信息。 客户正在使用 TM4C1290NCZADI3R 开发其系统、他们注意到 SSI1Clk (20MHz)线路上的参考信号。 我附上了他们捕获的波形。(e2e.ti.com/.../TM4C1290NCZAD_5F00_QSSI.pptx)您认为此信号有任何问题吗？
此外、根据数据表(表26-7)。 建议的快速 GPIO 端口工作条件)、客户认为这些 GPIO 具有迟滞(VHVS：最小值0.49V)、但是客户不确定如何理解此定义。 请听我说。
我尝试将客户的询问汇总到上面的 pptx 文件中。 非常感谢您将分享专家对此的建议/意见。
此致、
宫崎
您好！
感谢您的澄清。 如果存在反射、则是由于驱动器(MCU SSICLK 输出焊盘)和接收器(外部 SPI 器件)之间的阻抗不匹配。 您可以添加串联电阻器并保持较短的距离以减轻反射。
您能否确认您是否发现主器件对 RX 数据进行正确采样的任何问题？
通常情况下、SSI 模块将使用其内部时钟(系统时钟)对 RX 引脚采样。 下面是一个示例内部表示、特别是对于主器件操作。 根据您的配置、SPO = 1、SPH = 1、SPICLK 为20MHz。 该模块将使用系统时钟和锁存使能在相应的 SSICLK 上升沿锁存 RX。 它实际上并不直接使用 SSICLK 来对 RX 数据进行采样。 该模块将 在 SSICLK 下降沿驱动 TX。 在这种情况下、Vhys 不适用。 此时 SSICLK 为从机模式的输入。
您好、Charles、
我的团队没有意识到 SPI 模块采用了系统时钟。 尽管如此-我们对这个时序图 (在这里复制)和相关描述的(影响)感到"不安"。
在示例中-如图所示-我们认为系统时钟是 SPI 时钟的6倍。 (意味着如果系统时钟为120MHz、则 SPI 时钟为20MHz -这与上述说明一致。)
现在、我们的问题-以及(可能是海报中的问题)-不是系统时钟(是 SPI 时钟的(许多)倍)-更容易受到"抖动"和(可能)其他时序异常的影响？ (我们认为情况就是这样。) 此外-由于 SPI 时钟"采用(接近)与 SPI 数据相同的信号阻抗(PCB)路径"-该"等效"是否会使 SPI 时钟成为"卓越的"时钟选择？
再深入思考一下、必须呈现 SPI 时钟这一事实(并驱动外部器件)-即使在频率上进行了"分频"- 也可能会降低其产生"适当方波"的能力(在~5MHz 以上的频率下、当然是10MHz)！ 系统时钟-从"外部驱动器要求"中释放-可能(然后)更"纯"(即平方)-因此证明是更好的选择。 我们在这一理论上是不是很接近... °我们移动了180 μ s？ (不是第一次！) 感谢您的时间/关注。
