[参考译文] TMS570LC4357：LS 和 LC 架构之间的差异。

您好 QJ、
感谢您的快速回答。

关于 tps65381-q1.pdf 第1.3节：

"TPS65381-Q1器件是一款多轨电源、旨在为功能安全应用中的微控制器(MCU)供电、
例如汽车和工业应用中的应用。 该器件支持德州仪器(TI)的 TMS570LS 系列闪存 MCU 和
其他采用双核锁步(LS)或松散耦合架构(LC)的 MCU

因此它有点宽敞。 您能给我举一个松耦合架构德州 MCU 的例子吗？

它是 SMP (对称多处理-两个具有通用存储器的独立内核)吗？

此致、Szilárd

您好、Szilard、

我支持 TPS65381 (A)-Q1。   有关松散耦合的注释 位于短语"以及其他具有...的 MCU "后面。  TPS65381 (A)-Q1是一款配套芯片、严格支持 TMS570/Hercules、此器件具有双核锁步、以满足针对安全架构的芯片集方法。  但是、并非所有功能安全应用都使用锁步。  TPS65381 (A)-Q1还支持许多其他 MCU、 其中一些 MCU 来自 TI、例如 C2000、TMS470和其他 MCU 供应商。  其中一些采用松散耦合的双核方法、例如、可能需要额外的软件和硬件来达到某些安全目标。  可以在 Wikipedia 上找到松散耦合的通用定义：https://en.wikipedia.org/wiki/Loose_coupling

因此、通常情况下、它可以 使用通用存储器或单独存储器来独立内核。  

此致、

Scott

您好、Scott、

非常感谢您提供的详细信息。 我不能从我的脑海中明白 TMS570LC4357是真实的
双核(分离锁) MCU。

此致、Szilárd

您好！
你们能不能告诉我、"锁步模式"信号来自哪里？ (spnu563、第489页)

此致、Szilárd

还有一个问题...

以下说明是否意味着在自检模式下、两个 CPU 都可以独立驱动总线？ (spnu563、第491页)

此致：Szilárd

我制作了一个简单的 LED 闪烁演示、用于尝试使用 CCM-R5模块中的自检模式去耦内核。
我不知道它是否成功、因为闪烁速度相同。 我认为这可能是相同的、因为两者是相同的
内核只有2个时钟差、8级流水线的前两个阶段为预取阶段。

因此(我认为)需要额外的单核复位。

我开始深入探讨 TRM、发现：

这没什么有趣的、但 HALCoGen 生成的代码更具健谈性。

也许有人知道如何重置单个内核进行测试。

e2e.ti.com/.../8037.SplitLockTest.zip

此致、Szilárd

[引述 USER="Szilard LovaS]TMS570LC4357 是一款真正的双核(分离锁) MCU、这让我无法想象。[/QUOTC]   《Cortex-R5技术参考手册》的"分离/锁定"部分指出：

[引用] Cortex-R5处理器可以配置为在复位时在双 CPU 性能模式和双冗余安全模式之间切换。 此功能对软件使用模型强加了额外的约束。 有关如何使用它的信息、请与 ARM 联系。我不确定选择"双 CPU 性能模式"的能力是否在所有器 件中都可用、或者它是否是器件制造商必须在宏单元中启用的一项功能。

切斯特、您好！
感谢您的评论！
我已经阅读了提到的 TRM。 很明显、分离锁信号未连接到外部的任何引脚。
真正的问题是、可以去耦 CPU 内核并使 CPU2驱动总线。

昨天、我可以通过 STC 模块独立复位 CPU2。 不幸的是、我无法体验到任何东西
尽管将 CCM 模块切换到自检模式、但 CPU2总线交互的迹象实际上应分离内核。

此致、Szilárd

您好1138、

只有一个高速缓存存储器未锁定单步内存。 高速缓存也受 ECC 保护、但它不会自动启用、必须由应用软件启用。 就器件架构而言、必须考虑/有其他机制、并且这些机制已添加到器件的安全手册和 FMEDA 工具中。 当然、如果不进行一些重大改进、您不能简单地将一些代码从 LS 器件移植到 LC、因为有一个更新的 CPU 以及一个更新的架构来支持高速缓存架构和不同的主/从交互。 在 LC 器件中、由于 RAM 和闪存驻留在 L2总线上而不是 TCM、因此存储器未紧密耦合。

在系统级别可能需要考虑其他安全点。