[参考译文] TM4C123GH6PM：TM4C123G 上的 I2C 毛刺脉冲滤波器

您好 Ashara、

这是美国 PSU 供应商的 Rakers。

Jeffery 帮助我解决这个问题。

我们发现在位置"A"上、SCL 错过了某个位置下拉的一个时钟。

我们无法在 SDA 上看到任何故障。 因此、我在图2中导出了 SCL 波形。

时钟被某处拉低后、时钟上会出现一个玻璃。

该总线仅连接到 PSU、同一总线上有一个主设备和一个从设备。

到目前为止、这个问题已经在打开 I2C 毛刺脉冲滤波器后完成。 我们怀疑时钟已被主器件下拉、但根本原因可能是干扰。

您可能会稍微详细地介绍一下主时钟为什么会下拉？ 为什么我们打开它可能通过的干扰滤波器？

谢谢

图1.

图2.

您好 Ashara、

这是美国 PSU 供应商的 Rakers。

Jeffery 帮助我解决这个问题。

我们发现在位置"A"上、SCL 错过了某个位置下拉的一个时钟。

我们无法在 SDA 上看到任何故障。 因此、我在图2中导出了 SCL 波形。

时钟被某处拉低后、时钟上会出现一个玻璃。

该总线仅连接到 PSU、同一总线上有一个主设备和一个从设备。

到目前为止、这个问题已经在打开 I2C 毛刺脉冲滤波器后完成。 我们怀疑时钟已被主器件下拉、但根本原因可能是干扰。

您可能会稍微详细地介绍一下主时钟为什么会下拉？ 为什么我们打开它可能通过的干扰滤波器？

谢谢

图1.

图2.

Amit、您好！

众所周知、基于 VDD 为3.3V、TTL 高电平为2.3~3.3V、低电平为-0.5~1V。

您可能 会向我们分享 TM4C123G 的 I2C 功能块吗？ 我们想知道大干扰态度如何影响无干扰滤波器的 I2C 通信。

您好 Ashara、

很抱歉、令人烦恼、

首先、

TM4C123G 会在上升时发生毛刺脉冲时下拉时钟。

这意味着即使时钟在上升、也会根据 SCL 引脚做出判断。

您能否告诉我们、为什么这种判断是在上升沿进行设计？ 不仅仅是在高/低级别？

我的意思是、当在灰色区域中发生毛刺脉冲时、会发生这个问题。 如果在高电平(2.3~3.3V)下发生、TM4C123G 的 SCL 将不会下拉时钟。

其次、

当时钟为高电平时、这意味着 TM4C123G 应该捕捉 SDA 上的数据。

MCU 会捕获多少次以确保数据良好？

例如、当时钟为高电平时、TM4C123G 应该捕捉或检查 SDA 是高电平还是低电平。  MCU 内部应捕获5次或10次、 以确保 低电平正确以 避免噪声。

您是否可能 会告诉我们该器件捕获了多少次以确保数据良好。

谢谢

张乐子