[参考译文] TMS570LC4357：TMS570LC4357的实施规则

感谢您的回答、  

请在下面找到客户提出的其他问题、  

我们看了 HDK 和 Launchpad 电路板、它们都有 BGA 下方的去耦电容器。

但是、如果去耦电容器必须放置在 BGA 焊球的正下方、而我们可以将该电容器放置在 BGA 旁边、这一点对我们来说并不清楚。 这种放置方式(图中的情况2)具有制造优势、但可能会在电力线上产生问题、因为电容器和 TMS 的电源焊球之间的路径很长(~2cm)。

对电路板布局和制造工艺的影响很重要、我们想知道 TI 是否会禁止或强烈建议第二种解决方案。

提前感谢您、

大家好、团队、

请给你建议吗？ 谢谢、Maxime

Maxime、

我们没有发布有关此产品 PCB 布局的任何指导原则、我不想对您的哪种情形进行任何猜测。 您实际上应该能够通过了解更多细节来计算这一点、例如过孔电感、PCB 层叠以及电容器尺寸/到过孔的布线。

我们真正关心的唯一问题是、在运行期间、电压尖峰是否超出建议的运行条件范围。 您需要在硬件上验证是否没有。 电源轨在运行期间的移动量将是配电网络阻抗的函数，这正是您要询问的... 器件的开关电流在很大程度上取决于您运行的软件。

我唯一的建议是获得一本好的手册并采用最佳实践、同时进行一些计算以估算网络在两种情况下的阻抗。 考虑到在外围的顶层、您可能会比底部更靠近 VDD/GND 平面[取决于层叠]、并且您可能会在通孔中具有更大的灵活性来连接到该平面。

您还可以为器件下方的电容器和外部的其他电容器设计多个尺寸的 PCB、然后检查原型的实际性能。

谢谢、此致、
Anthony

尊敬的 Maxime：

我同意安东尼的建议。 需要进行许多计算来确定需要多少个去耦电容器以及在何处放置这些电容器、以确保电源在所有工作条件下都低于指定的限值(例如、3.3V IO 电源的5%容差额定值)。  

压降= L*(最大值(di/dt)= L*(1.52*Δ(V)* C/（TR)^2)

对于2cm 布线、电感估计为：L=2cm*600nH/m=12nH

TR (上升时间)= 4ns (8mA 低 EMI 引脚)、C (LOAD)= 50pF、Δ(V)= 80%*3.3=2.64V

DROOP = 12*[1.52*2.64/16*50]=0.15V -->如果没有去耦电容器，或者去耦电容器距离引脚远>2cm，则会出现这种情况。  

I/O 去耦电容的数量(例如0.01uF)： C=I (IO 总计)*dt/dVio；dt 是最短的上升时间、而 dVio 是 IO 电压允许的最大纹波(例如50mV 纹波)

总 IO 电流不等于 MCU 本身的 IO 电流消耗。 大部分 IO 电流取决于外部负载、例如电阻、电容或传输线路。

一般而言、对电源噪声进行去耦的思路是在每个电源引脚和接地之间都有一个电容器。 通常、这非常困难、因为 MCU 封装面积非常小。 因此、可以使用上面提到的公式来计算应使用的最小去耦电容器数量。 下面是我对去耦电容器的注意事项：

1.在空间允许的范围内添加尽可能多的去耦电容器

2.将电容器尽可能靠近电源引脚放置(您可以将一些电容器放置在 MCU 下方、一些放置在 MCU 边缘)。  

3.添加2 个或更多大容量电容器(Vcc 和 Vio)作为低频噪声滤波器和小型去耦电容器的电荷存储器件。

由于电容器具有 ESL 和 ESR、从而降低了滤波效果、因此请选择最小的表面贴装电容器。

此致、

问

您好！

感谢您的详细反馈、  

我将让我的客户直接回复该帖子、

谢谢、Maxime

尊敬的 Maxime：

DROOP = 12*[1.52*2.64/16*50]=0.15V -->如果没有去耦电容器，或者去耦电容器距离引脚远>2cm，则会出现这种情况。  

这仅适用于没有去耦电容器的情况。

此致、

问