[参考译文] RM48L952：块传输间的 SPI4延迟

Jamie、

在 SPI 上传输之间有一定的最小时间... 它不会像 I2S 端口那样连续运行。
我想您可以通过使用16位传输而不是8位传输和使用多缓冲模式来缩短 A1-A2的时间
在开始前将多个传输排队、以便传输之间不会由于 CPU 或 DMA 而出现延迟。
但是、您可能会看到至少几个 VCLK 死区时间；如果您设置了延迟参数、这可能会更长。
因此，请检查您对 WDEL 和 C2T、T2C 等其他延迟字段所做的工作... 寄存器中的值。

ADI 数据表显示端口与 SPI 兼容、因此我不确定这是问题所在。

您是将 RM48 SPI 用作主器件还是从器件？ 我很难理解逻辑分析仪快照中的两个时钟以及原因
DAC 上似乎有一个自由运行的时钟。 (我的第一个想法是它具有更多的 I2S 接口、但我在数据表中没有找到备份的接口。)

对于 Q2、您可以控制时钟的相位和极性、但我不知道这是否为您提供了所需的自由度。

对于 Q3、需要了解背景。 这是主器件输入-从器件输出引脚、并且您正在主器件模式下运行、您想知道是否可以强制此输入进入给定状态？

在尝试使多缓冲驱动器运行之前、我将更仔细地查看我们的 PCB 电路。 或者、正如您所说的、我可以跳转到尝试协议的32位格式来减少块之间的这段时间。

AD5421评估板作为从器件连接到模拟器件 SDP-B 平台板、模拟器件的 UG-RMA 数据表介绍了设置。 我假设它使用 SPI 进行驱动、并且他们只是对 SDP-B 进行了编程、以提早投射时钟、实际上并不是100%的自由运行时间。 下面的屏幕截图显示了启用活动前的提前程度。

我认为时钟相位和极性符合 DAC 要求、我不明白为什么他们需要在 EN 激活之前启动时钟。 我现在假设这不是问题。

是通道7是主器件输入-从器件输出。 它应与评估板上的通道03活动相同。 我将更详细地介绍这一点、因为我们的电路可能会将其上拉、或者我们错误地集成了 DAC。 当该引脚连接到 AD5421 DAC 的 SDO 引脚时、我看不到该引脚始终保持高电平的原因。

我将告诉您如何继续。

您可能会疯狂地尝试让 RM48 SPI 产生与 UG.250完全相同的信号。

看起来、他们将此连接到所谓的"运动"、而不是 SPI。 体育运动我记得、从我在 TI 从事音频 DSP 工作的那几天起、它就像我们的 McASP 一样。 我认为这真的是一种不同的烧烤，专为 I2S 或 TDM 设计，具有一个自由运行时钟和“帧同步”信号来标记通道... 它可能具有某种 SPI 仿真[我不是 ADI 专家;)]，但如果真的很好，我不明白为什么它们会在原理图中将 SPI 引脚悬空。

DAC 可能可以与多种不同类型的串行端口通信、因此我想您将获得最大的里程、只需尝试找到 RM48 SPI 所能使用的通用协议、DAC 就能理解、 而不是尝试通过让 SPI 说运动、而不是...

谢谢、此致、
Anthony

现在、我在 UG-250数据表的第8页看到了这一点。 DAC 确实可以与多个不同的 SPI 配合使用。 我倾向于认为我们的电路有问题、这就是为什么我们在主输入-从输出线路上看不到任何活动的原因。 现在，它不断被拉高，这似乎是需要进一步调查的事情。

再次感谢。