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器件型号：MSP432E401Y 大家好、
当我使用 MSP432E401Y 的 ADC 模块时、我发现在设置相关时钟时、仅当 PLL 设置为320MHz 且主时钟设置为80MHz 时、ADC 才能达到2M 的采样率。 在以下代码中、我 通过一个5分频从320MHz PLL 生成 ADC 时钟。
我提出问题的原因似乎是 PLL 在将频率分频到 ADC 之前经历了2分频 、因此时钟仅为原始时钟的一半、 480MHz PLL 无法 通过7.5分频生成32M ADC 时钟。
在整个代码中、我将 ADC0的 SSTSH0寄存器设置为0x0、尝试根据手册获取32M ADC 时钟。
g_ui32SysClock = SysCtlClockFreqSet((SYSCTL_XTAL_25MHZ |
SYSCTL_OSC_MAIN |
SYSCTL_USE_PLL |
SYSCTL_CFG_VCO_320), 80000000);
ADCClockConfigSet(ADC0_BASE, ADC_CLOCK_SRC_PLL | ADC_CLOCK_RATE_FULL, 5);
此致、
凯瑟琳
