[参考译文] RM57L843：有关 uSCU 和 ACP 的一些问题

https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers-forum/613814/rm57l843-some-questions-about-the-uscu-and-acp

• 在 ARM 文档 DEN0042A (ARM Cortex-R 系列编程人员指南1.0版)中、有关高速缓存写入策略的部分指出：
  • Cortex-R5处理器还使用写通、以便 uSCU 能够保持 L1高速缓存和连接到 ACP 的主器件之间的一致性。

• 在文档 DDI0460D (Cortex-R5 TRM r1p2)的"9.8加速器一致性端口接口"部分中、其内容为：
  
  • Cortex-R5 ACP 存储器一致性方案仅在连接到 ACP 从端口的外部主器件与 Cortex-R5组中具有数据高速缓存的 CPU 之间提供一致性、该 CPU 用于在 CPU 的 MPU 中配置为内部可高速缓存写入。
• 在 MCU 数据表(SPNS215C)的" ARM Cortex-R5F 摘要"部分中、它说：
  
  • AXI 加速器一致性端口(ACP)支持 IO 与可通过可高速缓冲存储器进行写入的区域的一致性。

问题：

1. 如果要与 DMA、HTU 或其他设备共享 L2SRAM 或 SDRAM 的某些部分，上面列出的信息是否意味着我应该将其配置为正常、内部直写区域？
2. 如果我将某个区域配置为回写、那么该区域是否完全跳过 ACP、然后必须使用软件缓存维护？
3. ESM 模块的通道47为'ACP d-cache invalidation'。 这意味着什么？ 如何实现？
   
   1. 这是否意味着某些区域被配置为回写、而相应的缓存行变脏、其内容与外部主器件(如 DMA)通过 ACP 更新的数据不一致？
   2. 或者、这是否意味着在某些区域配置为直写和外部主器件更新 RAM 中的某些内容时、会自动执行 D 缓存无效操作但失败？