异步 EMIF 访问具有一些非常奇怪的行为。
对于所有以下操作、我们在 CE2上运行、CE2CFG 值设置为0x00360230、总线时钟为96MHz
1)在8位配置芯片选择(设置/选通/保持设置为1/4/4)和96MHz 总线时钟上运行 writeb (strb)操作、得到以下图表(绿色:/CS、黄色:/WI)。 /CS 脉冲似乎跨越4个总线周期。 writel (str)操作所需的时间相同,但同时具有4个/we 周期。
2)对于1/4设置、读取操作似乎具有正确的/CS 和/OE 周期(再次为绿色:/CS 黄色:/OE)、但背靠背传输存在巨大延迟。 正如您在本例中看到的、延迟时间大约是单个字节总线事务的两倍!
对于具有"紧密耦合存储器"的 RT MCU 而言、这都是令人惊讶 的、因为在跨总线(例如从高速 UART)拉高带宽时、这些延迟会很大。 我们是否缺少任何可以删除这些伪影的配置(写入时似乎始终是32位操作、读取时事务之间的较大延迟)?
谢谢



