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器件型号：TMS570LC4357 您好！
自从上一个主题被锁定以来、我正在打开同一主题的相关主题。
我仍然没有得到关于这一问题的明确反馈，但我想 ARM 也没有对此勘误表提供任何反馈；但是，我非常希望得到一个答案来确认是否将 WB 策略用于 R5上的高速缓存内存。
以下是最初的问题：
勘误 表 Cortex-R5#7 (ARM ID-780125)建议在使用 cache-ECC 时避免死锁或数据丢失：将 ACTLR.DBWR 位设置为1。
我不清楚、除了这个变通办法之外、回写属性是否应该用于 TMS 的不同存储器区域。
写为"此设置还会禁止处理器为直写和非可高速缓存的正常存储器而不是回写存储器生成 AXI 突发。"
那么、我能否使用 SRAM、外部存储器等的回写属性 ？ 或者我是否强制使用直写属性(这会显著降低高速缓存的性能)？
令我感到困惑的是、问题的开头是"选择回写缓存时..." (因此这种模式似乎是个问题)、权变措施段落解释了 DBWR 不会禁用用于回写的 AXI 突发。
应用变通办法时、我确实需要确保我是否可以或根本不能使用回写模式...
谢谢、
此致、
RP
