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[参考译文] EK-TM4C1294XL：3V3 DC 纹波 EMAC0/USB0

admin
Guru**** 2604225 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers-forum/745869/ek-tm4c1294xl-3v3-dc-ripple-emac0-usb0

器件型号：EK-TM4C1294XL

您好、论坛、

通过  数据表表(27.23)对照   定制 PCB (例如 尝试   缓解 不断增加 的直流纹波的 MOSC 120MHz @32*C)检查两个 PCB 的 MCU 3V3纹波>100mV (EVM)。 定制 PCB 由 内衬24V 直流供电<16mV PP 纹波、EVM 由 USB0供电(控制)。   

请注意、当任一外设通电但未连接 时、MCU 电流消耗 EVM=102mA、 定制 PCB=75mA 相同的外设已配置 和通电。 可能会产生轻微的差异、例如 KCPD 与 NCPDT PCB 布局、分别   是 DGND/AGND 与夹在 布线层之间的 EVM 单个 GND 层。  

 两个 PCB 的故障均始于  插入以太网交换机或 USB0 OTG 端口的 EMAC0或 USB0 、以及 MUC 3V3 Draw；EVM >150mA、 自定义 PCB 92mA 、因此 MCU 在 每个 PCB 上跳转>17mA。

定制 PCB We 是 EMAC0 (C18/C22)的三倍 、当前@1uf 至4.7uf。  无法 减少任一   PCB 上的脉冲 XFMR 初级上的以太网3V3纹波或奇数电流消耗。  增加   MCU 电流的奇数部分仅用于将 隔离式 EMAC0电缆插入脉冲 XFMR 插孔。 USB 端口 只是插入 到计算机 USB 上、几乎不会产生  任何额外 的直流纹波。  直到 启动 USB0端点客户端、  在  EMAC0和 USB0的3V3中已经出现>100mV 交流纹波的开关尖峰大于200mV 的纹波。  完美的风暴诞生了， 甚至乔治·克隆尼也无法拯救沉降 的安德烈·盖尔。  

5V 降压稳压 器定制 PCB 可根据 3V3 LDO 稳压器>102mV 纹波的电流需求进行调节。  添加了铁氧体磁珠 或更大的旁路电容器 LDO (TPS73533)无法降低 两个外设的>DC 纹波。

 对于 EMAC0电流 为何仅增加插入电缆、闭环、是否发现了任何补救措施或答案？  同样、为何   只启动 USB0大容量器件端点客户端 会在  任一 PCB 的3V3 LDO 上产生大于90mV 的开关尖峰？  USB0 OTG 端口 开关尖峰(>90mV) 似乎是与数据总线相关的噪声、但 这是任一 PCB 上不可接受的纹波电平。      

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    TI__Guru**** 2604225 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    如果定制板中的纹波小于16mV、则它处于芯片电源工作范围的限值内。
    表27.23显示了在25°C 标称温度下、EMAC/PHY 开启且接近测量值时的最大电流约为105mA。
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    TI__Guru**** 2604225 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Charles、

    [引述 USER="Charles Tsaa"]如果定制板中的纹波<16mV、则它处于芯片电源工作范围的限制范围内。

    您可能会说电流消耗小于17mA。   表27.34列出了预期外设负载电流 EMAC0、所有外设均已启用(105.3mA)。  对于差分对 PHY (闭环)、 直流纹波  大于50mV PP。         数据表表27.34中未列出 EMAC0脉冲 XFMR 闭环伪影的配置、即增加负载电流25mA (EVM)和17mA (定制 PCB)。  列出的值 适用于  运行模式条件下的所有外设最大负载电流！  

    EVM 和我们的定制 PCB 上都有问题。 似乎 Pulse XFRM 次级(客户端)过度加载主要 (目标) PHY 差分对！ 由于   PHY 差分对环路 闭合/断开、似乎没有工程师在 EVM 上测试过 MCU 负载电流 JP2保持一致。  大多数人都不认为 测试 JP3负载电流会增加 >17mA、只需通过 PHY 插入电缆即可。 也许 Pulse XFMR 代表可能会有一些信息、为什么 PHY 电流增加超过表27.34限制？  

    同样、表27.34 状态(所有)已 启用外设、 我们仅启用了几个外设。  仅  闭合 PHY 差分对 环路的 MCU 负载电流增加未 列为预期的赝像。 更不用说 、关闭 PHY 环路时、17-25mA 负载增加导致3V3电源上的 PP 纹波大于50mV！

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    TI__Guru**** 2604225 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Charles、

    研究 VDD/VDDA 指南后、两 个1uf 电容 更改 了4.7uf、用于 脉冲 XFMR 3V3偏置 、但并未降低 上述捕捉中显示的 USB0数据开关尖峰。  设计指南建议将大容量电容器放置在 MCU 附近、组合的 VDD/VDDA 介于 2-22uF 之间、可放置在 VDD 去耦处、 如下所示。   

    我们是否包括脉冲 XFMR 偏置电容器值  为22uf 或大容量电容器的一部分？ 3V3电源轨布局： TPS73533 +3V3 LDO 3.3uf 电容器首先提供 VDD 电源轨、四 个旁路0.1uF 电容器、MCU 每侧各一个 共0.4uF 电容器。  我认为 PCB 的奇怪 MCU 区域具有实心的电源平面和接地平面。 然而 、上面的示波器捕获表明、  随着纹波增加 EMAC0 PHY 环路闭合、  3V3 LDO 稳压器上的纹波增加了>50mV。   

    设计指南文本含糊不清、我们是 将 VDD 0.1uf 电容器替换为更大电容值的电容还是将 现有的0.1uf 并联？ 是否通过两 个 VDD 电容值并联 、 以减少 高速 USB/PHY 数据开关尖峰？  

    3.4.3去耦电容器

    理想情况下，TivaTmC 系列微控制器应该在每个电源引脚附近有一个去耦电容器。 去耦电 μF 的值通常为0.1 μ F、并且应在微控制器附近伴随一个大容量电容器。 微 μF 器的 μF VDD 和 VDDA 大容量电容通常介于2 μ F 和22 μ F 之间、该范围的上限值可在某些应用中提供可测量的纹波减少、尤其是在电路板没有坚固的电源平面和接地平面时。 如果微控制器连接到高速接口或必须在多个引脚上提供大量 GPIO 电流(即大于4mA)、则大容量电容尤为重要。

        

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    TI__Guru**** 2604225 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    添加脉冲 XFMR 3V3偏置电容器(2x 4.7uf)和 MCU 大容量电容器加上两个3.3uf 并联 VDD 引脚0.1uf、大容量 MCU 电容<21uf。
    在92mA 负载、闭合 PHY/USB 环路的情况下、降低了3V3纹波(38mV)。 到 VDD 引脚的3V3电源轨走线最后馈入 MCU VDD 电源轨电容下方的脉冲 XFMR。

    此外、将3.3uf 输入增加到4.7uf TPS73533接近小于6mm 的+5V 降压稳压器。 增加到4.7uF 确实降低了 TPS73533输入端的阻抗、但仍然未降低 USB0开关尖峰频率。 计算机 USB 端口可能导致高速数据峰值、而不是目标？
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    TI__Guru**** 2604225 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    当 EPHY/USB 纹波降低<32mV 时、所有赌注都将关闭、并且需要 在 LDO 稳压器上额外放置3.5uF 电容器 以减少 USB0尖峰、而不是完全阻止它们。  TPS73533数据表可在   更长的时间内发出更高电容3V3纹波瞬态响应的警告。  添加的电容似乎降低了 MCU 3V3电源轨布线上的阻抗以及 MCU 两侧的并行3.3uf/0.1uf。

     3V3 LDO 大容量电容+ VDD 引脚6.6uF 的附加3.5uf (4.7uf) 总 电容 不会导致 USB0 大容量器件客户端 突然断开连接。 USB0设备客户端在 出现任何 VDD 瞬态干扰时断开连接 、从而中断 差分对。  后来 添加了10-20n 并联  、将 LDO 的大容量电容 用作3V3 TVS 并降低直流纹波、这对阻止 VDD 干扰没有影响。

      表27.63/64未说明从 EPHY 差分环路闭合汲取的17-20mA 额外电流。 看似额外的3V3电流负载指示脉冲变压器偏置，因此导致 >直流纹波 不是典型的或预期的 EPHY 行为！  

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    TI__Guru**** 2604225 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Charles、

    您是否已测试 EVM 的 EPHY 环路闭合电流负载3V3 LDO 直流纹波 JP2？ 是否有任何结论说明为什么 EPHY 空闲电流 (72mA) 在 脉冲 XFMR 差分对 环路闭合时上升>92mA 直流纹波>40mV？ USB0客户端循环关闭现在几乎不会增加 直流纹波、 而  显示的数据干扰只是首次捕获、混合 了捕获。 EVM 和定制 PCB 之间的直流纹波相似性证明 EPHY 是两者的主要影响因素。   

    下面的捕获在添加3.3uf 电容器后、MCU VDD 引脚的两侧并行(3.3uf、4.7uf) 3V3 LDO 获得的定制 PCB。 按照 TM4C129设计指南、更新了脉冲 XFMR 3V3偏置电容器 4.7 uf (<10uf)、几乎不会影响直流纹波>50mV (92mA) VDD 轨。  

    C18、C22 (0.1uf) EVM 的值似乎不适合用于降低 U5 (TPS73733)直流纹波<17mV。 硬件中发生了什么情况、导致纹波值电流负载超出表27.23运行时电流消耗？ 哪些值 C18、C22更适合 抑制 直流纹波<40mV 时的毛刺脉冲？ EVM 似乎也具有 NRC 值 C19 (0.1uf) 、建议的最大值 为10n TPS73733数据表。   论坛在2015年末几乎没有关于直流纹波 JP3的信息、也没有人 知道 EPHY 环路闭合 是影响因素。 通过 降低 EPHY 闭环中的脉冲 XFMR 电流消耗、看起来也可以减少>32mV 的直流纹波。  最近发现100N 旁路并不总是 瞬态响应的最佳选择、某些 电容值 实际上可能会维持不必要的伪影。