[参考译文] TMS570LC4357：勘误表 Cortex-R5#7 (ARM ID-780125)关于使用高速缓存 ECC 写回存储器的问题

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https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers-forum/689736/tms570lc4357-errata-cortex-r5-7-arm-id-780125-question-regarding-usage-of-write-back-memory-with-cache-ecc

器件型号：TMS570LC4357

您好！

勘误表 Cortex-R5#7 (ARM ID-780125)建议在使用 cache-ECC 时避免死锁或数据丢失：将 ACTLR.DBWR 位设置为1。

我不清楚、除了这个变通办法之外、回写属性是否应该用于 TMS 的不同存储器区域。

写为"此设置还会禁止处理器为直写和非可高速缓存的正常存储器而不是回写存储器生成 AXI 突发。"

那么、我能否使用 SRAM、外部存储器等的回写属性？或者我是否强制使用直写属性(这会显著降低高速缓存的性能)？

提前感谢您的回答。

此致、

7 年多前

0 admin 7 年多前

TI__Guru**** 2481715 points

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您好 RP、

我的理解是、设置 DBWR 位将禁用对存储器的写突发(可高速缓冲或不可高速缓冲、可写或回写)。我将与设计人员核实。

0 admin 7 年多前

TI__Guru**** 2481715 points

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感谢 QJ、我期待您就此主题发表意见。

令我感到困惑的是、问题的开头是"选择回写缓存时..." (因此这种模式似乎是个问题)、权变措施段落解释了 DBWR 不会禁用用于回写的 AXI 突发。

应用变通办法时、我确实需要确保我是否可以或根本不能使用回写模式...

此致

0 admin 7 年多前

TI__Guru**** 2481715 points

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您好 RP、

我与设计人员进行了交谈。此勘误表来自 ARM、我们需要与 ARM 设计团队核实。

0 admin 7 年多前

TI__Guru**** 2481715 points

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谢谢 QJ、我真的很感激。

此致、

0 admin 7 年多前

TI__Guru**** 2481715 points

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您好 QJ、

ARM 关于此主题的任何新闻？

谢谢、此致、

0 admin 7 年多前

TI__Guru**** 2481715 points

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您好 QJ

还没有来自 ARM 的消息？

谢谢、此致、

0 admin 7 年多前

TI__Guru**** 2481715 points

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您好 RP、

很抱歉、我没有收到反馈。我将再次发送电子邮件以解决此问题：ARM ID-780125。感谢您的耐心等待。

基于 Arm 的微控制器（参考译文帖）

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