对于单端输入、ANIx 差分 Rs 输入说明(I)是否在 ADC 电气规格和表15-4/5中最大 Rs 值是否保持相对？ 请注意(i)状态(差分输入) Rs 值是 单端 ANIx 输入的 NSH 周期的倍数、尤其是在2MSPS 与1MSPS 的采样率下？
否则 、图15-7所示的单端模式下的最大 Rs 串联电阻值不 是最终 结果@2MSPS？ 单端 ANIx 输入的 TSHn 编码值似乎反映 了源电阻乘以 NSH 周期、 而不 是确切的 Rs 值、如表15-4/5所示。 例如 、在硬件平均2个 @2MSPS 序列发生器的情况 下、图15-4/5 RS/FCONV 值似乎毫无意义、而 Rs 500更像是最大值的8倍、因此 TSNh 2x 编码会产生(Rs500 * NSH-8)= 4kRs 并降低采样率。
因此 、考虑 到 ANIx 输入电阻相对于 ADC 配置的影响、Rs 电阻值似乎只是一个开始的地方、在所有情况下都不是最终结果？ Wiki 和 TI ADC 研讨会 SAR 文档不提供 此领域的任何详细信息。
表15-3注：
现在、允许的最大外部源电阻(RS)也会随 NSH 的值而变化、
因为输入电路的总稳定时间必须足够快、才能稳定在 ADC 分辨率范围内
进行采样。 输入电路还包括外部源电阻
ADC 的输入电阻和电容(RADC 和 CADC)。
您好 BP101：
我不清楚您的问题。 我倾向于认为表中的这些 Rs 值基于 Spice 仿真、其中内置了额外裕度。 我认为 Rs 不是线性方程 wrt nsh。 根据表、@2MPS 对于给定的 nsh、Rs 不是其@1MPS 的一半、仅当 nsh=4时为 true。 我只能说、该表是系统设计的指南、可考虑最大 Rs 以确保适当的输入趋稳时间。 如果您的问题是 nsh=4时 Rs 为何为500或表中列出的任何值、那么我没有答案。
您好 BP101：
请告诉我您所指的注释(i)是什么？
我在 ADC 电气部分中看到其中两个。
上述脚注(i)与这些参数有关。
上面的脚注(I)与以下参数相关、这些参数与输入共模电压相关、而我所能说出的差分模式下的 Rs 值则与之无关。 
