This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] RM44L920:CS 激活前的 SPI CLK 建立时间。

Guru**** 2487165 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers-forum/735082/rm44l920-spi-clk-setup-time-before-cs-goes-active

器件型号:RM44L920

您好!

使用 MIBSPI、可以为不同的传输组设置多种格式、每个传输组使用不同的时钟极性(通过 SPIFMTx 极性(位17))。

当使用多个传输组正在运行时、一个传输结束时的时钟极性可能不一定是下一个传输组的极性。 何时保证 CLK 线路处于正确的非活动状态--相对于第二个 CS 变为活动状态(低电平)?

例如、假设我有两个运行的传输组。 第一个传输组使用极性= 1的格式、当 CS 变为高电平时、CLK 将为高电平。 如果第二个传输组使用极性= 0的格式、那么在下一次 CS 变为低电平之前或之后的某个点、下一次传输 CLK 将为低电平。 这方面的时序规格是什么?

我在 SPNU608或 SPNS299C (7.12.4、7.12.5)中找不到指定的值、但可能我错过了。

谢谢、

--会的

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    你好、

    SPI 时钟的最小保持时间(极性= 0或1)大约为13+Tvclk ns (例如、如果 VCLK=80MHz、为25ns)。 在 CS 变为高电平(无效)的25ns 前、SPI 时钟变为无效。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    谢谢!