[参考译文] EK-TM4C1294XL：数字 COMP 数据通道

您好 BP101：

我不确定您所执行的操作会导致 FIFO 溢出。 我已经连接了一个简单的项目、该项目在通道0 (PE3)上使用 ADC0中的两个比较器。 我从不读取 FIFO、它始终保持为空。

/cfs-file/__key/communityserver-discussions-components-files/908/ADC0_5F00_Comparator.zip

尊敬的 Bob：

您的配置示例未能找到 此主题中所提到的一点。  甚至无需像 您提供的示例中那样配置序列发生器步骤。 序列发生器用于(将) AINx 通道绑定到 FIFOn、因此数字比较器应该可以或数字比较器与现有的序列发生器步长相连、而不会导致 ANIx FIFO 数据出现下溢/上溢情况。 数字比较器(绑定)到具有  以某种方式处理的实际模拟数据的 AFUX 这一简单事实会导致 ADCOSTAT/ADCUSTAT 标志 条件、并且  在 ADCSSFSTAT TPTR 下一个读取指示器中未检索到 FIFO 数据。  对 ADCSSFSTAT TPTR 进行检查是 将 ANIx 通道数据检索到 C++数组步骤的正确方法。

我要再次强调      的是、我们在已配置的序列发生器中使用 AIN 通道 FIFO 数据、但不希望将数字比较器与同一序列发生器的 AINx 或任何具有 FIFO 的其他序列发生器进行比较。

根据数据表电路分析，Tivaware 数字比较器功能 (高于 POST) (如 WISE ADCSequenceDataGet () )不  能在 芯片级正确置位或配置 ADC0/1。  为一  个配置的 Tivaware 序列发生器 FIFO 正在运行、不受为特定通道配置的步骤的限制、例如多个 AINx 步骤。  ADC 数字比较 器不应强制绑定到先前配置的序列发生器 FIFO。  同样、Tivaware 会在 另一个序列发生器中强制执行 OR'D FIFO 配置、以便访问数字比较器。

我们想到了 klodge 这个词、  在 Tivaware 序列发生器配置的这个区域中发现了很多这个词 、这些序列发生器配置具有多个序列发生器步长、并绑定到多个 AINx。 过去报告的数字比较器问题 此论坛似乎 Amit 不了解问题的严重性。 我们只使用 AINx 通道或配置到数字比较器的另一个序列发生器。  

对 模拟信号采用双配置、同时需要对同一 ANIx 通道使用数字比较器、这会导致 Rs 阻抗问题。 数字比较器不使用与 ANix 通道信号相同的触发器。 作为另一个点 、 1秒触发源间隔在某种程度上与 ADCSSFSTAT TPTR/HPTR 一致 、后者通过 各个 步进数组 级别的中断处理程序 POP 进行限制。 较快的序列发生器触发间隔(PWM0/GPTM) 会导致随机 TPTR/HPTR 滚动 超过查询 索引的任何断言、以便 在中断处理程序中错过 ANix 通道数据。 Stellaris M3团队 对 单 个序列发生器步骤进行了重新编程 、以便  在运行时对多个 AINx 模拟数据采样、这似乎 是为了解决 Rs 阻抗从 预配置 的序列发生器步骤变为执行相同的 AINx 采样的问题。   

FIFOn ADCSSFSTATn HPTR/TPTR 不受序列发生器步进配置的限制、并且随机滚动、如 轮盘。 为 多 个 AINx 模拟信号配置的 ADCSequencerDatatGet ()的另一个布置示例  未 读取正确的 AINx 通道， 而是为   所有 具有或不具有模拟 信号的 AINx 通道返回相同的 VREFP-VREFN 数据。  

尊敬的 Bob：

下面的 HWREG 使 其更加相对、如图所示。 15-2 FIFO 与数字比较器是分离的。    绑定 数字比较器时、似乎没有重叠的 AINx 模拟通道。  然而 ，它 已经过 了使用 其它序列发生       器作为 AD 转换器的 ADCSSOPn 流量 CoP 的必要操作，它通过 ADCSequenceStepConfigure()将数据发送到 FIFO 或数字比较器，而不是在单个序列发生器步骤中同时发送到这两个数据。

下面的操作 将 SS1的 COMP0/1绑定到转换器的数字端、而不是过去 SS2配置步骤的模拟端。 很难知道 ADCSequenceStepConfigure() 是 通过 ADC_CTL_CMP0或 AINx 在单 个配置步骤中将数字比较器绑定到 SS1中的现有序列发生器步骤。 当 AINx 在 SS1的步骤0/1中被或将其标记为 ADC_CTL_CMP0/1时、中断处理程序中的 ADCU/OSTAT 标记一个永久条件。 显然、  当我们要   通过 ADCSequneceStepConfigure()在转换器的数字端双向分支相同的采样时、它不是直接的。

原来的替代方法是将第二个序列发生器 SS2配置为相同或 相同的 AINx、 该错误在 POR 期间通过 1秒的 TriggerProcessor 间隔触发 PWM0。  理想 情况    下、目标是将数字比较器(0/1)绑定到转换器数字端的第一个配置的序列发生器(SS1)步长0/1数据路径。  在与 序列发生器绑定的情况下、数字比较器似乎无需触发。  

ADC 采样序列 n 操作寄存器(ADCSSOPn) ADC0基地址：0x4003.8000 ADC1基地址：0x4003.9000偏移量0x070类型 RW、复位0x0000.0000

寄存器33：ADC 采样序列工作寄存器1 (ADCSSOP1)、偏移量0x070寄存器34：ADC 采样序列工作寄存器2 (ADCSSOP2)、偏移量0x090

该寄存器决定采样序列 n 上给定转换的采样是保存到采样序列 n FIFO 中还是发送到数字比较器单元。 ADCSSOP1寄存器控制采样序列发生器1、ADCSSOP2寄存器控制采样序列发生器2。

/*通过
REG33分别将 ADC1 SS1第0/1步操作绑定到数字比较器0/1 *
HWREG (ADC1_BASE + ADC_O_SSOP1)|= ADC_SSOP1_S0DCOP；
HWREG (ADC1_BASE + ADC_O_SSOP1)|= ADC_SSOP1_S1DCOP； 

HWREG (ADC1_BASE + ADC_O_SSDC1)|= ADC_SSDC1_S0DCSEL_M 和0x0；//SS1 AIN0、
HWREG (ADC1_BASE + ADC_O_SSDC1)|= ADC_SSDC1_S1DCSEL_M 和0x10；//SS1 AIN17 

尊敬的 Bob：

我在上述帖子中添加了一些信息、可能会阐明不需要第二个模拟样片的原因。 如果数据已经在数字转换器输出总线上、则跳转到数字转换器比较器和 FIFO 中、如图15.2所示。 我们应该能够将第二个 SSOP2绑定到数字端配置的第一个序列发生器。

问题是 ADCSequenceStepConfigure()分配的 ADCSSOP 与序列发生器 FIFOn 相同。 这种方法似乎会导致 AD 转换器的模拟侧的配置与仅数字侧的 OR-ing 重叠。

图 15-5显示数字比较器块不是序列发生器配置的一部分。 表示 ADCSequenceStepConfigure()正在做出很大努力，但在正确配置数字比较器方面却很难做到的原因。

它也不会将 ADCSSFSTATn HPTR/TPTR 限制为缓冲数据中序列发生器的特定步骤。 似乎缺少 FIFO 步骤的控制配置、因此在高速 FIFO 数据传输期间、它完全无法控制试图通过 ADCSSFSTAT TPTR 施加限制的应用程序。 如果 FIFO 索引忽略这些步骤、那么将序列发生器步骤配置到特定 AINx 通道的意义是什么。 无论是否配置了该步骤、ADCSSFSTAT TPTR 都将通过整个 FIFO 索引运行。

尊敬的 Bob：
  
Tivaware step configure 设置与上述尝试执行的 HWREG 指令相同的 ADCSSOP 寄存器。 然而、在单个序列发生器步骤0/1中定义的 OR'ing 典型比较器似乎不按设计工作。 上面的 HWREG 调用似乎证明了 Tiva 逻辑应该在 ADC_O_SSOP1的数字侧的任一步中门控同步转换数据为 OR。 某种程度的步进配置错误会通过另一个序列发生器在另一个 ADC 模块中的(ADC_O_SSCTL1)寄存器产生差动输入、从而使事情变得前所未有的混乱。 这实际上会在 FIFO 中断处理期间破坏数据流的预期路径。