[参考译文] TM4C1294KCPDT：ARM Cortex M4v7子优先级位加密

我认为 中断子优先级分组难题有一种解决方法。

似乎是错误；APINT REG58通知 NVIC    INT 优先级(0-113)的8位字段中指示的受限拆分顺序、如  所示的 ARM B3.3.9。 TM4C 数据表将  每个字节中的低位显示为保留位、但应包含 REG58 定义的子优先级半字节。  IntPrioritySet() 仅为  每个组0-7配置高3位。  从不将字节拆分的低半字节位[2：0]中的中断优先级(0-7)设置为被起诉 的 REG58。

即使 TM4C129 NVIC 实现将组优先级限制为仅3位 、它仍然必须为 字节高位指示的8个组设置中断子优先级(0-7)。    INTA、INTB、INTC、INTD 的低半字节 未被设置为 B3.4.4所示。 8个分组 由3个高位表示、并由 REG58指示的拆分表示、 也在每个中断字节(REG24 - REG52)的低半字节[2：0]中。  IntPrioritySet()有效地配置 组 (0x0-0xE0)，并且无法在  Tivaware  3:5 split 中设置任何子优先级中断级别(0-7)。 相反 、表3-9会让您认为 NVIC 只按   位 权重来排序中断子优先级。  这根本不起作用、而尾链则通过抢占感知层次结构顺序来对抗。

尊敬的 Bob：

 我是在你张贴和相互交叉时打字的。

[引用 user="Bob Crosby"] ARM 文档介绍的是 TM4C 器件的 NVIC 中不包含的功能

在 ARM Cortex M4v7指南中、没有 NVIC 分组顺序 (AIRCR)被指定 为特定功能、 REG58试图欺骗。 除了 REG58、只指定中断优先级寄存器中每个字节的低半字节的拆分。 不能说供应商可以从 ARM 在其芯片中指定布局的方式更改位字段。 中断优先级寄存器被指定为属于 ARM 中断架构、而不是供应商。 供应商向 AHB 添加的 TM4C1294外设似乎只能使用/访问 ARM 内核芯片中的寄存器。

[引用 user="Bob Crosby"] TM4C 器件上的 NVIC 仅使用高三位来确定数据表和 TivaWare 外设驱动程序库用户指南中所述的八个优先级中的一个。

这似乎永远不会为 每个外设设置 NVIC 中断子优先级、在该过程中、它只会设置 组(0-7)优先 级高半字节。 NVIC 尾部改变不能 正确地将  较低优先级组的挂起排序为较高优先级组外设中断 会导致 AHB 仲裁周期中断、 这可能会像醉汉水手一样。  肯定不是一个由一些疯狂科学家感知的配置来规避由 ARM 设计的 NVIC 中断优先级处理。

同样、通过 M4v7 NVIC 设计、每个中断具有256个优先级、224是最高的二进制值、3位 REG58   通过中断优先级字段的上半字节限制8个分组。 然而 、从不为 每个字节字段分配任何中断优先级位[2：0]的低半字节。  显然、数据表编写器或某人已经误解了中断优先级字段位[2：0]仍然必须编程为 ARM cortex 程序员指南所示。  与 NVIC 设计相反、TI 似乎无法保留中断优先级字段位空间、或者它不能按预期工作。

下面 是 NVIC 5：3的中断优先级分组、如 ARM Cortex M4v7编程人员指南所述。  似乎 Tivaware 应该如何为 TM4C1294设置主组和子中断优先级顺序、但不配置低半字节。   当尾链跨越同一优先级组的上下文时、INT 位权重不适用于1个子优先级中断(表3-9)。  因此、它必须是与 Tivaware 配置相关的问题、因为我们都知道 ARM M4v7 NVIC 芯片是完美无瑕的。

0x00 - 0x07 | 0x20 - 0x27 | 0x04 - 0x47 | 0x60 - 0x67 | 0x80 - 0x87 | 0xA0 - 0xA7 | 0xC0 - 0xC7 | 0xE0 - 0xE7

[引用 user="Bob Crosby"]您正在查看错误的 ARM 文档

尊敬的 Bob：

我认为这不是真的、因为 CCS 编译器 具有 M4v7 (版本7) CPU、 为 (TM4C1294)编译所有项目。   EVM LaunchPad 上提供的物联网项目示例还显示了 M4v7内核。 如果 NVIC 在 TM4C1294中是不同版本、则示例 项目 应具有 M4v7   以外的其他一些 ARM 版本号。  然而、每个示例项目都指示 ARM M4v7 是内核、这是我已指示此/其他线程的 ARM 文档页面。

问题似乎是 Tivaware [3：5]拆分的低位不能为 RAZ、[7：5]拆分实际上不 存在 M4v7 ARM Cortex。 表3-9 第1行  针对 M4v7内核的异常排序不正确、 例外编号 子优先级仅 通过1个组正常工作、而不 是通过 疯狂 的想法对 RAZ 低半字节进行8次操作。 如果   我们 使用 Raz 子库位[4：0]、则 ARM 似乎将细节排除在外。尾链不会通过多个主组正确抢占。  对于如此多的外设中断、TM4C1294是否 有多个具有(0-7) 子优先级异常处理的主组(0-7)？

第1行表3-9显示 无子优先级位、与1个子优先级相矛盾。 NVIC 似乎不会对  具有 多组优先 级且异常编号为1个子优先级的 APB 仲裁产生正确的同步应用中断处理。  可能 主要问题 多个主要组0x00-0xE0 和1子优先 级具有 来自较高优先级组的无序异步抢占、优先级较低组中的原始尾链优先、对 MSP 的一阶调用。 这似乎是  由多个主要组和 [3：5] 中的 RAZ 低阶半字节[4：0] splits 而不是[7：5]导致的、而后者在具有 ARM Cortex M4v7的 TM4C1294中甚至不存在。

尊敬的 Bob：

请注意、我一直说[3：5]  Tivaware 2.1.1.71 (HW_NVIC.h)没有更新以指示 M4v7二进制分割点。 这进一步混淆了整个问题、 定义了注释 冲突 TM4C1294数据表表3-9。 您发布的 ARM 文档链接具有 更多关于组优先级抢占位 字段拆分的信息、第4-18页。 我不会对 TI 选择仅允许高3位表3-9表示异议、但  对于 TM4C1294 126个中断 和 NVIC 来说、二进制拆分的低半字节对于 通过 MSP 排序正确地为应用指令解码断言同步抢占是谨慎的。 也许 ARM 不知道 如何截断  二进制拆分的低子优先级位会导致 APB 仲裁混乱 、因为多个供应商外设  正通过120MHz SYSCLK 节拍抢占同步 CPU 时间？

当   未通过位(黄色框)定义任何子优先级时、似乎 NVIC 未正确排序主组尾链优先级的 MSP 回放[7：5]。   似乎只有一个主要组可用于1个子优先级以维持 MSP 顺序、并且不会在过程中错误地加速 NVIC 的抢占。 如果这是指令解码突发或提前读取的伪影、 那么在 多主组 场景中、这种情况不太正常。    注意：将上述 POST 更改为[3：5]拆分以保持一致的 Raz [4：0]子优先级位 Tivaware 示例项目。  

尊敬的 Bob：

[引用 user="Bob Crosby"> NVIC_APINT 寄存器可将这8个级别配置为8个优先级、每个级别具有单个子级别。 (这可能会让您感到困惑。 一个子级别表示在该优先级组内、所有中断都处于同一级别[/QUERPLET]

这并不是很令人困惑、只是看起来不 像描述 的那样工作、当较快的中断优先级 以某种方式加速 NVIC 时、具有较慢中断的较低优先级组的速度会加快20-2200Hz。 中断上下文之间用于确定具有   1个子优先级的同一优先级组中的边沿(计数/时间)的预设时间会混乱、 异常编号不 会调节与应用程序同步的嵌套速度。 这个分组方法与 Stellaris 中的 M3 NVIC 使用的方法相同、但具有更多优先级组。 但是、有问题的定时器和中断上下文异常存在于同一低优先级0x40。 只有 PWM0、ADC0和 1序列发生   器等较快的外设在优先级高于0x20的1处存在。

为了增加带有中断的系统中的优先级控制、NVIC 支持优先级分组。 这会将每个中断优先级寄存器条目分为两个字段：

•定义组优先级的高字段

•定义组内子优先级的低字段。

只有组优先级决定了中断异常的抢占。 当处理器正在执行一个中断异常处理程序时、另一个组优先级与正在处理的中断相同的中断不会取代该处理程序、  

"事实证明、这是不真实的、因为边缘计数器异常被禁用、并且在 合并上下文中的 TBILR 加载值在500ms 后重新启用之前仍然允许重新进入、具有 GPTM03 OneShot 的 GPTM0B 也首次同步。"

如果多个挂起的中断具有相同的组优先级、那么子优先级域决定它们的处理顺序。 如果多个挂起的中断具有相同的组优先级和子优先级、则首先处理 IRQ 编号最小的中断。

每个定时器模式 加速的问题可能与 NVIC 优先级处理无关。  同样、即使 GPTM 和 SysTick 的边沿时间也 不能保持相当一致 的处理程序执行、因为没有发生任何新的情况。  

[引用 user="Bob Crosby"]由于最低有效位用于子优先级，因此级别2和级别3现在处于相同的优先级，但子优先级不同：

然而  、7：5拆分(bxxx.none)中没有任何子优先级位、只有8个优先级组 和 1个子优先 级是 优先级拆分组中的中断异常编号、表3-9。  因此、您说的2U 分组1个额外的子优先级位、但 应用 程序具有近26个中断和 拆分(bxx.y)、例如0x80/0xE0 将不适用于  其他7个优先级组、有更多例外。 同样不难想象 TM4C1294 M4v7在有 126个中断时会拉低半字节[4：0]吗？ 这种情况是如何发生的、或者我在下面描述的内容可能与 NVIC 无关？  我 不相信我们可以在   RE58中的几个位拆分之间切换 并保持8个优先级组、很遗憾、在这个问题中、您的2U 拆分点有点模糊。

针对边沿时间捕获故障发布了新问题：

BTW：您的4：0两个优先级 INT_PRI_SUB0 = 0x80且 INT_PRI_SUB1 = 0xE0。 也是7：5拆分  8个主要组的一部分。 126个中断的两个优先级1子位确实是 SAD。  同样、26个中断8组7：5 SPLIT 是拓扑中断异常排序。 这不是一 个示例应用、它是一个真实的器件、 边缘计数/时间似乎无法保持。