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[参考译文] MSP432E401Y:带有3个芯片选择轮询初始化位的 EPI 主机总线模式

Guru**** 2515105 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers-forum/1358372/msp432e401y-epi-host-bus-mode-with-3-chip-selects-polling-initialization-bit

器件型号:MSP432E401Y

您好!

我将使用带 ALE 的主机总线16多路复用器模式、并将3个器件与 Chipselect 相连、包括 FPGA、SRAM 和并行闪存。 我已按如下代码片段配置了 EPI 外设。 但要从每个芯片选择发送和接收

我目前使用 epi_sdam_basic_MSP_EXP432E401Y_nortos_ccs 作为参考。

在以下代码片段中、会轮询 SDRAM 初始化序列位以进行唤醒。 但当我们有3个器件时、如何轮询所有器件的初始化序列位

 /*通过轮询 SDRAM 等待 SDRAM 唤醒完成
    *初始化序列位。  当 SDRAM 接口时该位为真
    *正在进行初始化、当 SDRAM 接口时为 false
    *它不是在一个唤醒期。 */
   while (EPI0->STAT 和 EPI_STAT_INITSEQ)
   {
   }

此外,您能否分享可用于 EPI 的 VHDL 代码示例

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好!

     与有一个唤醒周期(例如大于100us)的 SDRAM 不同、对于 FPGA 和 SDRAM 没有这样的时序要求。 您的 IC 尤其适合自定义 FPGA、您应该在访问前了解是否存在任何唤醒序列。 当 SDRAM 准备好进行访问时、其他器件(SRAM 和 FPGA)也应该可用。  

    Unknown 说:
    此外,您能否分享任何可用于 EPI 的 VHDL 代码示例

    不清楚为什么要这样做。 VHDL 是一种用于描述设计结构的硬件描述语言。 这是 我们不会对外共享的任何形式(VHDL、Verilog、netlist 等)的知识产权。 如果你只是想学习 VHDL,你可以做一些谷歌搜索。