[参考译文] MSPM0G1507：有关 VREF 采样保持模式的更多信息

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Guru**** 2027820 points

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers-forum/1282849/mspm0g1507-more-information-about-vref-sample-and-hold-mode

器件型号：MSPM0G1507
主题中讨论的其他器件：SysConfig

我们需要有关 VREF 模块采样保持功能的信息。何时以及如何配置和使用此功能？ MSPM0G 系列 TRM 的第15.1节具有一个项目符号、即"采样保持模式支持 VREF 在 STANDBY 工作模式下运行"。在第15.3节中介绍了一些寄存器位字段、它们似乎与此相关(SHMODE、Ratio、HCYCLE、SHCYCLE)、但没有足够的信息来解释此功能的用途或如何使用它。我们在 TRM 和数据表中查看了、但找不到有关这方面的其他信息。我们是否可以参考其他文档或示例以更好地了解此功能？

提前感谢

2 年多前

0 admin 2 年多前

TI__Guru**** 2027820 points

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尊敬的 Ruben：

我同意、我们似乎还没有任何描述此模式的资源。让您通过这项技术、了解我们是否对其实际工作原理进行了内部描述。

为了提供一些信息、SysConfig 确实简要介绍了 SHCYCLE 和 HCYCLE 设置：

SHCYCLE：

Fullscreen

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    The recommended sample time is >30us waiting for VREF to stabilize.
    The timing is calculated as:
            Sample_time =Sample_cycles/VREF_Clock
            Where:
                VREF_Clock = VREF_Clock_Source/VREF_Clock_Divider
                (See Clock Configuration section for more details).
                Sample_cycles = 0 to 65535.
            If VREF_Clock is 32.768kHz (i.e. LFCLK), and Sample_cycles = 1, the resulting Sample_time will be ~30.51us.
XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX

    The recommended sample time is >30us waiting for VREF to stabilize.

    The timing is calculated as:

            Sample_time =Sample_cycles/VREF_Clock

            Where:
                VREF_Clock = VREF_Clock_Source/VREF_Clock_Divider
                (See Clock Configuration section for more details).

                Sample_cycles = 0 to 65535.

            If VREF_Clock is 32.768kHz (i.e. LFCLK), and Sample_cycles = 1, the resulting Sample_time will be ~30.51us.

HCYCLE：

Fullscreen1
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    Hold time should be such that the accuracy degradation due to leakage is within
    DAC acceptable limits. The recommended hold time is 6ms.
    The timing is calculated as:
            Hold_time = Hold_cycles / VREF_Clock
            Where:
                VREF_Clock = VREF_Clock_Source/VREF_Clock_Divider
                (See Clock Configuration section for more details).
                Hold_cycles = 0 to 65535.
            If VREF_Clock is 32.768kHz (i.e. LFCLK), and Hold_cycles = 197, the resulting Sample_time will be ~6.01ms.
XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX
    Hold time should be such that the accuracy degradation due to leakage is within
    DAC acceptable limits. The recommended hold time is 6ms.

    The timing is calculated as:

            Hold_time = Hold_cycles / VREF_Clock

            Where:
                VREF_Clock = VREF_Clock_Source/VREF_Clock_Divider
                (See Clock Configuration section for more details).

                Hold_cycles = 0 to 65535.

            If VREF_Clock is 32.768kHz (i.e. LFCLK), and Hold_cycles = 197, the resulting Sample_time will be ~6.01ms.

比率只是设置这些描述参考的 VREF_Clock 的时钟分频器。

此致、
布兰登·费舍尔

0 admin 2 年多前

TI__Guru**** 2027820 points

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尊敬的 Ruben：

我在任何地方都找不到有关此功能的充分描述、因此我自己就进行了测试。顾名思义、它只是 VREF 电路的采样保持模式。在相位的"采样"部分、它会对外部 VREF 电容器充电、使其达到配置的 VREF 电压。在保持阶段、允许 VREF 电容器按预期放电。

通常、您希望采样时间足够长、保持时间足够短、以便 VREF 值不会下降太多。充电电容器上的值是实际使用的基准值(请参阅下面的 COMP 相关示例、VREF+被施加到 COMP-、1.3V DC 被施加到 COMP+)。

此模式有助于节省功耗、并允许在 STANDBY0和 STANDBY1中定期断开 VREF 模块(尽管这在高功耗模式下也有效)。

对于寄存器设置、SHCYCLE 是整个采样保持周期时间(上面的~1秒)。因此、总采样时间为(SHCYCLE-HCYCLE)/VREF_Clock。您的保持时间为 HCYCLE/VREF_Clock。

如果本模块还有其他具体问题、请告诉我。向 TRM 添加信息以包含有关此模式的更多信息、已添加到待处理更新。

此致、
布兰登·费舍尔

0 admin 2 年多前

TI__Guru**** 2027820 points

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非常感谢！

基于 Arm 的微控制器（参考译文帖）

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