[参考译文] MSPM0G1507：有关 VREF 采样保持模式的更多信息

尊敬的 Ruben：

我同意、我们似乎还没有任何描述此模式的资源。  让您通过这项技术、了解我们是否对其实际工作原理进行了内部描述。

为了提供一些信息、SysConfig 确实简要介绍了 SHCYCLE 和 HCYCLE 设置：

SHCYCLE：

    The recommended sample time is >30us waiting for VREF to stabilize.

    The timing is calculated as:

            Sample_time =Sample_cycles/VREF_Clock

            Where:
                VREF_Clock = VREF_Clock_Source/VREF_Clock_Divider
                (See Clock Configuration section for more details).

                Sample_cycles = 0 to 65535.

            If VREF_Clock is 32.768kHz (i.e. LFCLK), and Sample_cycles = 1, the resulting Sample_time will be ~30.51us.

HCYCLE：

    Hold time should be such that the accuracy degradation due to leakage is within
    DAC acceptable limits. The recommended hold time is 6ms.

    The timing is calculated as:

            Hold_time = Hold_cycles / VREF_Clock

            Where:
                VREF_Clock = VREF_Clock_Source/VREF_Clock_Divider
                (See Clock Configuration section for more details).

                Hold_cycles = 0 to 65535.

            If VREF_Clock is 32.768kHz (i.e. LFCLK), and Hold_cycles = 197, the resulting Sample_time will be ~6.01ms.

比率只是设置这些描述参考的 VREF_Clock 的时钟分频器。  

此致、
布兰登·费舍尔

非常感谢！