[参考译文] EK-TM4C1294XL：在 EK-TM4C1294XL 微控制器中交错

https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers-forum/1396548/ek-tm4c1294xl-interleaving-in-the-ek-tm4c1294xl-microcontroller

工具与软件：

我想我理解存储器的物理布局和逻辑结构 . 但是、我想确保我的假设是正确的。

Tiva TMC1294的数据表指出它具有四个32位交错式 SRAM 组(256KB)(2014年6月18日数据表第57页)。 此外,我假设 SRAM 银行以轮询方式分发这些词(假设讲座来自 ECE 752讲座来自 UW-Madison )。

我对银行做出以下假设：

1. 组0将所有地址的位0存储到位7–地址增加4、因此所有地址的最低有效字节有一个属于组0的地址。
2. 每个位位置需要2000行、每行 x32位->共64,000个地址(256KB)
3. 组1将位8存储到所有地址的位15
4. 组2将所有地址的位16存储到位23
5. 组3将位24存储到所有地址的位31
6. 此外、如果地址0x2000 0000存储值0xAAAAAAAA、则( 这是一个很好的选择。 )：
   1. 最低有效字节(XAA)存储在0x2000 0000中
   2. 下一个字节(XAA)存储在0x2000 0001中
   3. 与此同时、最高有效字节(XAA)存储在0x2000 0003中
   4. 地址0x2000 0004的最低有效字节存储在0x2000 0004中

1. 所有地址的 Bit0存储在具有32位列的2000个数组中-这对应于256 KB SRAM 存储器的64,000个地址。
2. 所有行的第1列至第32列中的每一位、存储逻辑升序地址的相同位位置。