工具与软件：
大家好：
我们的项目使用带有 LPDDR4外部 RAM 模型 IS43LQ32256B-062BLI&ISSI 的 AM2432。 最近、在测试 DDR 时序期间、我们发现当 SOC 写入 DDR 时、DQS 和 DQ 之间的相位关系不符合 DDR 手册。 您能否帮助我们检查是否可以通过 DDR 配置解决该问题。
注意：
图1显示了 LPDDR4写入操作的时序
图2显示了我们测试的波形
图1显示了 LPDDR4写入操作的时序
图2显示了我们测试的波形
尊敬的 James：
请参阅下面客户的说明：
很好的示例：
TI-AM3352BZCZ60+Winbond-W631GU6MB11I (DDR3L)- DQS 边缘和 DQ 中心对齐：
当前工程测试波形：TI-AM2432+ISSI-IS43LQ32256B-062BLI DQS 边沿和 DQ 边沿对(不符合 DDR 手动要求)
DDR 数据表的要求：
客户支持需求：我们可以配置 tDQS2DQ 来满足 DDR 写入操作的时序要求吗？
BR、
Biao
DQS 信号似乎未端接。 他们是否可以尝试使用工具中的 WLS Set B 设置、如下所示：
您正在探测哪些特定的 DQ 和 DQS 信号？ 探测点的位置是什么？
此致、
James
tDQS2DQ 不是 SysConfig 工具中可调整的值。 会在训练期间对其进行调整。 这就是为什么我认为在培训中有一些内容未能正确完成。
您是否尝试过 WL Set B？
我们已执行 DQS2DQ 测试、下面是一个示例
您是使用差分 DQS 信号还是仅使用单端 DQS 信号进行测量？
此致、
James
尊敬的 James：
根据 您的建议、 客户将 WL 设置为 B。测试波形如下所示。 tDQS2DQ 约为300ps、但比 测试波形更差。
问题1：根据 JESD209-4E、800MHz 时钟下 LPDDR4的 DQS 周期的一半为625us、 tDQS2DQ 规格：200~800ps、电流波形是否 正常？
问题2：AM2432适用于不同制造商的 LPDDR4的测试波形是否有很大不同？
问题3：您可以再次查看 DDR 配置吗？ 并且 客户 希望改进电流波形、您还有什么建议吗？
e2e.ti.com/.../ISSI_5F00_IS43LQ32256B_2D00_062BLI_2D00_LPDDR4_5F00_WL_2D00_Set_2D00_B.syscfg
问题4： 您是否 需要审查 客户 DDR 布局？
BR、
Biao
总结一下我们昨晚的调用、DRAM 供应商解释说、波形处于基于 LPDDR4 JEDEC 规格的规格范围内(没有严格要求 DQS 转换在 DRAM 引脚上的 DQ 眼图中间对齐)、请参阅以下内容(tDQS2DQ=200-800ps)：
我们建议客户使用 memtester 或类似 DDR 存储器测试、在整个应用工作温度范围内执行 DDR 应力测试。
此致、
James
