工具与软件：
例如、我们可以看到 CPU 通过占用4个时钟周期来执行指令 MULS。 但来自 ARM 网站的信息表明它需要1或32个时钟周期。 请帮助 comfirm。 
https://developer.arm.com/documentation/ddi0484/c/Programrs-Model/Instruction-set-summary
尊敬的 Peter：
您使用的 CPU 速率是多少？ 我找到 ARM 文档、内容如下：
我希望您将 CPU 速率设置为默认32MHz、然后闪存等待状态将为零。
B.R.
SAL
尊敬的 Peter：
这里有一件事需要正确。
请将 CPU 运行速率设置为小于24MHz 以进入0等待状态。 也许您可以尝试使用16MHz 进行简单配置。
B.R.
SAL
尊敬的 Peter：
因此、每条指令等待状态似乎需要2个 CPU 时钟周期、我是对吗？[/quot]正确。 它将再花2个 CPU 时钟来等待闪存。
MULS 指令理论上总共需要3个 CPU 时钟周期、但实际上需要4个 CPU 时钟周期。首先、我们不对此进行基准测试、因此我无法判断该测试结果是否符合预期。 [我也认为 CPU 时钟=3更合理、但我不能保证这一点。]
其次、我不确定是如何对其进行基准测试的、MSPM0器件确实具有闪存预取/缓存。 因此、您的测试可能不准确。
我可以推荐她的测试方法:
将 汇编代码设定到 SRAM 中、并在 SRAM 中运行来查看 CPU 时钟消耗是否为1。 当在 SRAM 中运行时、它应该为零等待状态。
B.R.
SAL
[/quote]
尊敬的 Sal：
不好说、我在 SRAM 中运行汇编代码、 但 MULS 指令仍需要4个时钟周期。
尊敬的 Helic：
感谢您的解释。 对我来说很有帮助。 我通过单步调试检查我的代码、发现几乎所有指令时钟周期(执行额外的3个时钟周期)都符合来自 ARM 网站的信息、但只有 LDR 指令。 LDR 指令有时可能需要3或5个时钟周期、正如下面的屏幕截图中用红色标记的那样。
下面是我的测试代码、请帮助我们弄清楚它。
e2e.ti.com/.../instructions_5F00_test_5F00_demo.zip
谢谢！
尊敬的 Helic：
即使我在没有调试器的情况下运行代码、LDR 指令有时仍需要3个 ro 5个周期。 这里是我修改后的测试代码。
e2e.ti.com/.../instructions_5F00_test_5F00_demo_5F00_20250116.zip
在此代码中、我 在361行中添加 DL_GPIO_togglePins 之前和之后的 DL_ADC12_enableConversions、然后 在不使用调试器的情况下运行代码。 正脉冲持续时间为162.5或175ns、等于13或14个周期。 但是、预期周期数为10。 根据昨天的测试结果、我认为额外的3或4个周期是由指令 LDR R1、[R3]进行的。
尊敬的 Peter：
我完成了上一个回复和你的测试。
对于 GPIO、由 ULPCLK 和 MCLK 访问、如总线结构中所示：
这可能会弥补测试的时序差异。 外设有时通过不同的总线时钟访问。
所以、也许你可以设置40MHz、然后再次测试它。
B.R.
SAL
尊敬的 Helic：
感谢 您的更新。
我设置 40MHz 并再次测试、但它没有帮助。 正脉冲持续时间现在为325us、相当于13个周期、比预期增加了3个周期。 指令 LDR R1、[R3]仍然需要5个周期、与其他 LDR 指令不同。
