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[参考译文] TAC5112：BCLK 和 FSYNC 输出

admin
Guru**** 2341440 points
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https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1495393/tac5112-bclk-and-fsync-outputs

器件型号：TAC5112

工具/软件：

您好的团队、

我正在控制器模式下使用它、并向 GPI1提供 CLK 输入、但 BCLK 和 FSYNC 引脚不会输出其各自的 CLK。
我是否需要进行一些寄存器设置？
我要设置的寄存器如下

链接

寄存器地址

寄存器名称

设置寄存器

0

0x0D

GPI_CFG

0x02

0

0x0F

Intf_CFG0

0x60

0

0x1A

PASI_CFG0

0x60

0

0x1b

PASI_TX_CFG0

0x06

0

0x26

PASI_RX_CFG0

0x60

0

0x37

CNT_CLK_CFG2

0x31

此致、
Ryu

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    TI__Guru**** 2341440 points
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    您好、Ryu、

    抱歉耽误你的时间、明天我将进行测试。 这些是您只设置的寄存器吗？

    此致、
    Mir

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    TI__Guru**** 2341440 points
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    尊敬的 Mir：

    正确。

    此致、
    Ryu

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    TI__Guru**** 2341440 points
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    您好、Ryu、

    您要生成什么时钟？ 这些寄存器只是用于配置 CCLK 输入并将其设置为12.288MHz。 我还注意到、您已将输出采样率设置为44.1的倍数、这不是12.288MHz 的整数倍。 这样可以、我们可以配置 PLL、但在我为您计算所有这些值之前、我们先确定您实际需要输出哪些时钟。 我可以建议设置更多的寄存器、但截至目前、您尚未配置所需的采样率输出(使用第0页上的寄存器0x32完成)。 请告诉我所需的采样率、我可以在这里提供更多帮助。

    此致、
    Mir

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    TI__Guru**** 2341440 points
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    尊敬的 Mir：

    我正在对 CCLK 使用22.5792 MHz、对 FSYNC 使用44.1kHz、对 BCLK 使用64* FS。

    此致、
    Ryu

  • 0
    TI__Guru**** 2341440 points
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    您好、Ryu、

    这是我用于设置时钟分频器的代码、这为 22.5792 MHz 的输入 CCLK 提供44.1k 的 FSYNC 和2.8224MHz 的 BCLK。 明天我也会将配置代码附加到该代码中-抱歉、没有时间生成该部件。 我最初使用 PPC3来配置器件、如果您在控制器模式下将其粘贴到 i2c 命令窗口、它可能是有效的。  

    w a0 00 03 
w a0 32 80 #pll_pdiv_inclk is cclk
w a0 36 00 #no div by 2
w a0 35 02 #pdiv=2
w a0 38 08 #j=8
w a0 37 00 #d=0
w a0 39 20 #ndiv=1, pdmdiv=1
w a0 3a 41 #mdiv=16, dig adc modclk div=2
w a0 35 02 #pll pdiv =2
w a0 33 00 #sasi bclk source pll out
w a0 34 90 #dig nm input is cclk, nm div input is pll output 
w a0 3b 10 #dac modclk 2x disabled, dig dac modclk div=1
w a0 3c 20 #pasi bclk div =32
w a0 3d 01 #sasi bclk div=1
w a0 3e 02 #ana nm div=2
w a0 3f 00

w a0 44 07 #enable ndiv, mdiv, pdm div
w a0 45 ff #enable all other dividers

    此致、
    Mir

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    TI__Guru**** 2341440 points
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    尊敬的 Mir：

    感谢您的代码。
    我可以获得包含配置的代码吗？

    此致、
    Ryu

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    TI__Guru**** 2341440 points
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    您好、Ryu、

    完整的设置代码取决于您是否需要 DAC 和/或 ADC 功能。 此处的脚本基于数据表中两者都开启的示例。 我能够使用此配置使时钟正确输出、并在 OUT1上获得差分输出。 如果您对配置有疑问或有任何问题、敬请告知。 

    # Page 0 Register Writes
w a0 00 00
w a0 01 01 #SW Reset
d 01
# Page 0 Register Writes
w a0 00 00
w a0 02 09 #Exit Sleep Mode with DREG and VREF Enabled
w a0 1a 70 #I2S protocol with 32-bit word length
w a0 1b 06 #internal fsync and bclk used for asi data generation
w a0 0d 02 #GPI1 is GPI
w a0 0f 60 #CCLK is GPI1
w a0 26 60 #internal fsync and bclk used for controller mode input data latching

w a0 32 51 #bin 20d (48k, includes 44.1k), 1% tolerance, manual clock config
w a0 34 08 #PLL enabled, fixed cclk frequency as input clock
w a0 35 02 #MSB for FSYNC to CCLK ratio=512
w a0 36 00 #ratio=512
w a0 37 f1 #24.576MHz CCLK, pasi in controller mode, sr is a multiple of 44.1khz
w a0 38 80 #use internal BCLK for FSYNC generation 
w a0 39 40 #MSB for BCLK to FSYNC ratio = 64

w a0 4d 00 #VREF set to 2.75V for 2Vrms differential fullscale input
w a0 50 00 #ADC Channel 1 configured for AC-coupled differential input with 5kOhm input impedance and audio bandwidth
w a0 55 00 #ADC Channel 2 configured for AC-coupled differential input with 5kOhm input impedance and audio bandwidth
w a0 64 20 #DAC Channel 1 configured for differential output with 0.6*Vref as common mode
w a0 65 20 #DAC OUT1P configured for line out driver and audio bandwidth
w a0 66 20 #DAC OUT1M configured for line out driver and audio bandwidth
w a0 6b 20 #DAC Channel 2 configured for differential output with 0.6*Vref as common mode
w a0 6c 20 #DAC OUT2P configured for line out driver and audio bandwidth
w a0 6d 20 #DAC OUT2M configured for line out driver and audio bandwidth


w a0 00 03 #page 3
w a0 32 80 #pll_pdiv_inclk is cclk
w a0 36 00 #no div by 2
w a0 35 02 #pdiv=2
w a0 38 08 #j=8
w a0 37 00 #d=0
w a0 39 20 #ndiv=1, pdmdiv=1
w a0 3a 41 #mdiv=16, dig adc modclk div=2
w a0 35 02 #pll pdiv =2
w a0 33 00 #sasi bclk source pll out
w a0 34 90 #dig nm input is cclk, nm div input is pll output 
w a0 3b 10 #dac modclk 2x disabled, dig dac modclk div=1
w a0 3c 20 #pasi bclk div =32
w a0 3d 01 #sasi bclk div=1
w a0 3e 02 #ana nm div=2
w a0 3f 00

w a0 44 07 #enable ndiv, mdiv, pdm div
w a0 45 ff #enable all other dividers


w a0 00 00 #page 0
w a0 76 cc #Input Channels 1, 2 enabled; Output Channels 1, 2 enabled
w a0 78 c0 #ADC, DAC Powered Up

    此致、
    Mir

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    TI__Guru**** 2341440 points
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    尊敬的 Mir：

    感谢您与我分享注册表。
    它成功运行。
    我只想知道几件事。
    w a0 38 80 #使用内部 BCLK 生成 FSYNC 在 PPC3中显示为灰色、无法设置。
    您知道原因是什么吗？
    此外、是否可以将寄存器保存在 PPC3中？
    保存和加载工程时、寄存器会被清除、每次都必须重新设置它们。

    此致、
    Ryu

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    TI__Guru**** 2341440 points
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    您好、

    灰色显示的内部 BCLK 设置是否如下所示？

    这是一种控制器模式设置、当器件处于目标模式时、该设置呈灰色显示。 当您切换到控制器模式时、该块将变为活动且可编辑。  

    我相信、如果您在 I2C 监视器中运行脚本、然后使用 CTRL+S 或左上角的下拉菜单-> Save 保存配置、则可以在启动时再次加载该脚本。 但是、那里有漏洞的可能性、PPC 总是在更新、并且在保存所有设置之前都遇到了问题。 理想情况下、在最终应用中、您要在启动时运行脚本、PPC 通常用作生成这些配置脚本的工具。 因此、您肯定可以按照我所述尝试保存配置、但如果您发现任何问题、仍可能需要再次运行。

    此致、
    Mir

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    TI__Guru**** 2341440 points
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    尊敬的 Mir：

    感谢您的答复。
    请告诉我更多。

    对于 FSYNC 与 CCLK 比率=512、W a0 35 02 #MSB
    我不确定这意味着什么以及为什么它是512。

    另外,你还没有任何关于 Clocktree 的信息,对吧?
    我想知道 NDIV 和其他人是如何连接的。
    此外、SDA 引脚被列为数字输入、这是否是 I/O 描述中的错误？

    此致、
    Ryu

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    TI__Guru**** 2341440 points
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    您好、

    寄存器0x35包含设置 CCLK 与 FSYNC 之比的最高有效位(MSB)-请记住、CCLK 与 I2S 的 MCLK 是相同的。 寄存器0x36具有 LSB。 由于 MCLK/FSYNC = 22.5792MHz 00/44.1kHz = 512、因此我们需要将该比率设置为512、而二进制 格式为512为0x200、因此我们将寄存器0x36设置为00、将0x35设置为02。  

    我是此器件的时钟树接触点、现在我要编写手册 PLL 应用手册。 但是、您可以使用 PPC3配置树、如果您在"Audio Serial Bus"选项卡中点击"Configure PLL"、您将看到该树、尽管分解方式会令人困惑。 如果您处于控制器模式、顶部将有一个控制器选项卡、这是设置 NDIV 的位置。 我更喜欢仅设置 PASI_BDIV 而不是 NDIV、以从 PLL 的输出生成 BCLK。 请记住启用分频器、这可以通过 I2C 来完成、因为此 GUI 中并不总是启用复选框。 我提供的脚本会执行此操作、我进行了检查以确保它按预期工作。

    此外、我认为 SDA 通常是双向的、所以它是 I/O、而不仅仅是输入、是对的。 它是普通的 I2C 数据线、该器件的 I2C 连接没有什么独特之处。

    如果您还有其他问题、请告诉我。  

    此致、
    Mir

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    TI__Guru**** 2341440 points
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    尊敬的 Mir：

    感谢您的答复。
    我现在明白了。
    我正在等待应用手册的发布。

    请再告诉我有关灰色的信息。
    该寄存器也处于控制器模式、但会显示为灰色、如下所示。
    因此、EVA 板似乎只在 LCH L 上发出声音。
    顺便说一下、即使我将0x37 (CNT_CLK_CFG2)设置为0xF1 (24.576MHz CCLK、控制器模式下的 PASI、SR 是44.1kHz 的倍数)、并按下 PPC3上的 Read All Register 按钮、0x38的 MSB 也会保持灰色。
    您知道原因是什么吗？

    此致、
    Ryu

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    TI__Guru**** 2341440 points
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    您好、Ryu、

    这是运行我的脚本后的屏幕截图吗？ 我的 PPC 将该位显示为灰色、但从"w a0 38 80"行设置它、该位设置为1。 我不知道为什么它在寄存器配置中显示为灰色、这可能是 PPC... 请在运行我的脚本后告诉我寄存器是否发生变化。

    L 通道仅发出声音可能不是由于控制器模式造成的、但可能是由于 I2S/TDM 差异造成的、您使用的是 I2S 模式还是 TDM 模式？ 您可能需要 将通道2更改为右侧插槽0、而不是左侧插槽1。 这是在"Audio Serial Bus"选项卡中、我查看了您可能需要在此处更改的内容：

    在脚本中、您可以将"w a0 29 30"行添加到 PAGE 0以进行配置。 但是、当您以 I2S 模式运行脚本时、它应该会自动设置。  

    如果您正在传出任何音频、则 FSYNC 生成成功、否则 I2S 数据无法传输。 因此、希望这是一个 ASI 配置问题、与生成时钟无关。

    此致、
    Mir

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    TI__Guru**** 2341440 points
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    尊敬的 Mir：

    添加"w a0 29 30"便符合预期。
    非常感谢。

    此致、
    Ryu

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    TI__Guru**** 2341440 points
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    您好、

    很高兴它能正常工作。 此外、我发现寄存器0x38和0x3a 中的内部/外部 BCLK 和 FSYNC 问题是一个已知错误、并已在最近一次 PPC3迭代中修复、应该会在接下来的几个月内将问题推送到公开发布。 同样、这是仅 GUI 问题、因此任何手动使用 I2C 进行的寄存器设置都应该可以解决您在 GUI 中遇到的问题。 如果您还有其他问题、请告诉我。

    此致、
    Mir

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    尊敬的 Mir：

    很抱歉、您能补充一下吗？
    ADC 的 DOUT 上似乎没有输出。
    波形看起来完全像这样。
    我已经确认输入模拟信号正确输入。
    是否还应设置其他寄存器？

    此致、
    Ryu

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    您好、

    您能否提供您的脚本、说明在获取 DOUT 时遇到问题？ 如果没有脚本、能否提供寄存器转储？ 您的屏幕截图是什么？ 您能否测量从器件输出的时钟以确保其符合预期？

    此致、
    Mir

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    尊敬的 Mir：

    寄存器就像您给我的最初设置一样。
    增加了 w a0 29 30。
    时钟符合预期。

    此致、
    Ryu

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    只是为了确保、我们是否解决了问题？ 或者您还有其他问题吗？

    -米尔

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    尊敬的 Mir：

    问题尚未解决。
    DOUT 未按预期输出。

    还有几个关注点。
    w a0 3b 10禁用 DAC modclk 2x、DIG DAC modclk div=1
    我认为这是08错、而不是10错。
    后面的注释显示 Sasi BCLK div=1。
    此外、在 GUI 的时钟树中、我在 PASI 中看到了 SASI_BCLK、这是正确的吗？

    计划何时发布有关时钟树的应用手册？
    我觉得有必要创建软件。

    此致、
    Ryu

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    尊敬的柳山：

    很抱歉、是的、对于我写的注释、应该是0x08、而不是0x10。 SASI_BCLK 与 PASI_BCLK 独立、如果您使用辅助 ASI 进行处理、则应设置 SASI_BCLK 而不是 PASI_BCLK。 该注释中引用的分频器是在控制器模式下生成 BCLK、它从 CLK_SYS 或 NDIV 的输出分频、如 GUI 的此页面所示。

    是否没有获得任何时钟输出？ 当您运行我发送的最后一个脚本时会发生什么情况？ 正如我所描述的、我让它在 EVM 上工作、因此我不确定您的问题是什么。 您是否可以测量 BCLK 和 WCLK 输出以及中的 MCLK/CCLK？ 如何 从电路板接收音频数据、如何进行测量？

    此致、
    Mir

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    尊敬的 Mir：

    感谢您的答复。
    我知道0x08是正确的。
    我也对以下部分感到关切
    SASI_BCLK 输入到 PASI_BDIV。
    我想知道这是否是一个问题。

    这并不是 CLK 没有出来。
    IN1P (IN1M)的模拟信号输入不会从 DOUT 发出。
    是否还应该设置其他内容？

    Unknown 说：
    您计划何时发布时钟树的应用手册？
    我觉得有必要创建软件。

    "那又怎么样?
    你能给我一个大概的日期吗?

    此致、
    Ryu

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    大家好、请给我一天时间来回复、抱歉耽误了时间。  

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    尊敬的柳山：

    我向 PPC 团队提交了一个问题单、用于修复 GUI 中的该错误。 我进行了检查、以确保屏幕截图中间标记为 PASI_BDIV 的分频器更改了 PASI_BDIV 寄存器(第3页中的0x3c)、连接线错误。

    没有 DOUT、您是否运行了我发送的脚本？ 确保您运行了末尾的行、这些操作可启用/"打开"设备：

    w a0 00 00 #page 0
    w a0 76 cc #启用输入通道1、2；启用输出通道1、2
    W a0 78 c0 #ADC、DAC 上电

    如何配置器件、如果按照此建议仍有问题、可以向我发送寄存器转储吗？ 您可以从此处的 PPC3获取该文件、选择 dump to file、然后将文件附加到此处的线程中：

    此致、
    Mir

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    尊敬的 Mir：

    Unknown 说：
    我向我们的 PPC 团队提交了一个 TT、用于在 GUI 中修复该错误。 我进行了检查、以确保屏幕截图中间标记为 PASI_BDIV 的分频器更改了 PASI_BDIV 寄存器(第3页中的0x3c)、连接线错误

    抱歉。
    我不清楚。
    您是否说 PASI 是 SASI 的错误名称？

    能够处理 ADC。
    非常感谢。
    我有一些担忧。
    我设置以下寄存器并成功运行。
    w a0 00 03 #page 3
    w a0 3b 10启用#dac modclk 2x、DIG dac modclk div=2
    W a0 3f 0c #

    什么寄存器是 w a0 3f？
    而且,当我将 w a0 3b 设置回08时,声音失真了。
    是否有任何可能的原因？

    此致、
    Ryu

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    您好、  

    PASI 表示主要 ASI、SASI 表示辅助 ASI。 它们并不是一回事。 我刚才说过、您在 GUI 中突出显示的线条是错误的-请相信该屏幕底部的数字框标签、而不是绘制的线条。 GUI 将在下一个版本中进行更新、以解决该问题。

    寄存器0x3F 设置 DEM 分频器、0x3B 也具有一些 DEM 分频器值功能。 0x3B 具有"高性能模式"功能、该功能在该采样速率下应始终开启(它将 MODCLK 速率设置为高电平)、DEM 始终需要成为比 MOD 时钟高2的因子、这就是 MODCLK DIV 为2的原因。 将所有默认值保留在保留寄存器上、以便保持 DEM 分频器= 1。

    确保设置这些寄存器：

    W a0 00 03
    W a0 3b 10.  
    W a0 3f 00  

    此致、
    Mir

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    尊敬的 Mir：

    感谢您的答复。
    我会向您发送带有正确输出的寄存器文件。
    我仍然必须使用"w a0 3f 00"来获取输出。
    如果我没有"0c"、它不会输出。
    有什么问题吗？

    e2e.ti.com/.../Register.h

    此致、
    Ryu

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    您好、Ryu、

    我将需要另一天来查看这个,抱歉的延迟. 我们很快就会解决这个问题。 我觉得我们可以让配置在自动模式下工作、然后我们甚至不需要配置这些分频器。 您仍在使用 CCLK = 22.5792MHz 吗？

    此致、
    Mir

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    尊敬的 Mir：

    Unknown 说：
    您仍在使用 CCLK = 22.5792MHz Right？

    是的。
    我正在等待你的答复。

    此致、
    Ryu

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    我还需要一天-我几乎让它在自动模式下工作、但我的配置有一些问题。  

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    您好、Ryu、

    我有一个新脚本适合您、它应该同时适用于具有自动时钟配置的 ADC 和 DAC、因此这些我之前设置的寄存器没有问题。 请尝试一下、看看它是否适用于您的系统。 这在 GPI1上使用 CCLK = 22.5792MHz、它输出 WCLK = 44.1kHz、BCLK= 2.8224MHz。 抱歉耽误您的时间。 

    w a0 00 00 # Set page 0
w a0 01 01 # Software Reset
w a0 02 09 # Wake up with AVDD > 2v and all VDDIO level
w a0 0d 02 # GPI1 is GPI
w a0 0f 60 # CCLK is GPI1
w a0 10 50 # Configure DOUT as Primary ASI (PASI) DOUT
w a0 19 00 # 1 data input and 1 data output for PASI
w a0 1a 70 # PASI I2S, 32 bit format
w a0 1e 20 # PASI Ch1 on Left slot 0
w a0 1f 30 # PASI Ch2 on Right slot 0
w a0 32 50 # PASI Fs=48KHz with auto clock configuration
w a0 34 48 # PLL always enabled with fractional allowed and from fixed clk frequency
#wclk to fsync ratio = 512
w a0 35 02 #MSB=10
w a0 36 00 #LSB=00 (for 512)

w a0 37 f0 #24.576MHz MCLK, multiple of 48k (this is auto shifted to outputting 44.1k when MCLK is supplied as 22.5792MHz)


w a0 38 80 # Use internal BCLK for FSYNC generation in controller mode
w a0 39 40 # Set controller mode BCLK/FSYNC ratio to 64 = h40

w a0 4d 00 #VREF set to 2.75V for 2Vrms differential fullscale input

w a0 50 00 # ADC Ch1 diff input, 5KOhm, 2Vrms ac-coupled, audio band
w a0 55 00 # ADC Ch2 diff input, 5KOhm, 2Vrms ac-coupled, audio band

w a0 64 20 #DAC Channel 1 configured for differential output with 0.6*Vref as common mode
w a0 65 20 #DAC OUT1P configured for line out driver and audio bandwidth
w a0 66 20 #DAC OUT1M configured for line out driver and audio bandwidth
w a0 6b 20 #DAC Channel 2 configured for differential output with 0.6*Vref as common mode
w a0 6c 20 #DAC OUT2P configured for line out driver and audio bandwidth
w a0 6d 20 #DAC OUT2M configured for line out driver and audio bandwidth

w a0 76 cc #Input Channels 1, 2 enabled; Output Channels 1, 2 enabled
w a0 78 c0 #ADC, DAC Powered Up

    此致、
    Mir

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    TI__Guru**** 2341440 points
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    尊敬的 Mir：

    它在您提供的寄存器映射中按预期工作。
    非常感谢。
    另外、我们何时可以预期有关时钟树的应用手册？

    此致、
    Ryu

  • 0
    TI__Guru**** 2341440 points
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    尊敬的柳山：

    很高兴它能为您效劳。 应用手册应在接下来的几个月内发布。 抱歉耽误您的时间。 如果您有更多有关时钟树和时钟设置的问题、我很乐意为您解答。

    -米尔

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    TI__Guru**** 2341440 points
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    尊敬的 Mir：

    感谢您的答复。
    我期待您的发布。

    此致、
    Ryu