[参考译文] PCM5121：输出异常干扰

您好、Amber、

是的、我现在可以打开 zip 文件。  我认为器件在这些情况下缺少时钟边沿、  

BCK 和 FS (LRCLK) 应符合以下 公式、并且如果 FS（例如）略微偏离、则在经过几个周期后、可能会 使边沿偏离到足以导致边沿缺失并产生干扰。

BCLK =通道数 *通道 深度 * Fs   

如果您在同一窗口中绘制 LRCLK 和 BCK、则在您沿时间移动时、它们应始终同步、但在这些干扰下、您可能会看到边沿发生偏移 （如果移位在时间内累积，则会漏掉边沿） 。  因此、我建议仔细监控 CLKS、确保其正确并保持同步 。

也监测可以检测 LRCK 或 BCK 缺失或 clk 停止的标志,即使故障 可能不会触发 标志, 但最好监测这些标志（寄存器 0x25 ）。  如果没有冲突（ PLL 处于 VCOM 模式）,请启用时钟分频器自动设置 。

默认情况下、PLL 处于启用状态、因此您可能需要仔细检查 PLL 时钟系数（表 131/132，以适用者为准） 并确保其准确无误。  另外、通过实验、您可以更改 PLL 时钟源或禁用 PLL、看看它是否解决了问题。

不管怎样,我认为问题是一个时钟 每几毫秒就失去同步。

如果问题仍然无法解决、让我站起来。

此致、

Arash