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器件型号： TLV320DAC32
您好的团队、
在不使用 MCLK 的情况下、我将考虑以下设置。
在寄存器设置中、我是否应该注意一些要点？
BCLK = 3.072MHz
数据长度= 24 位
采样频率= 48kHz
如果可能、您能否提供初始寄存器设置？
此致、
Ryu。
器件型号： TLV320DAC32
您好的团队、
在不使用 MCLK 的情况下、我将考虑以下设置。
在寄存器设置中、我是否应该注意一些要点？
BCLK = 3.072MHz
数据长度= 24 位
采样频率= 48kHz
如果可能、您能否提供初始寄存器设置？
此致、
Ryu。
您好、Yamashita-San、
很遗憾、这不起作用。 您的 BCLK 太小、无法作为 PLL 输入。 请参阅数据表中的下面的 PLL 要求。
此致、
Jeff McPherson
尊敬的 Jeff：
这是否意味着、即使 PLLCLK_IN 为 3.072MHz 且 P 为 1、也超出条件？
还是实际计算公式如下所示？
2MHz≤(PLLCLK_IN/(P×N))≤20MHz
在该公式中、N 是否需要为 2 或更大？
认为红色圆圈符号表示乘法是正确的吗？
此致、
Ryu。
您好、Yamashita-San、
在此时钟树中、我在 PLL 输入上看不到任何 N 值。
最后有一个 NDAC 值用于控制分频器 这是你所想的吗?
还是您正在考虑 Q 值？ Q 值至少为 2、但仅用于非 PLL 用例。
此致、
Jeff McPherson
您好、Jeff San、
这是值。
我们在之前的一个主题中讨论了这一点。
此致、
Ryu。
您好、Yamashita-San、
谢谢你。 我现在还记得了。
由于时钟树中的任何位置都未描述该值、因此我认为它仅用于高级用途。 我想您不应该担心。
当时钟过高而不是过低时、我已经看到这个分频器更有用、并且链中必须有另一个因子 2、因为我看到的所有其他用例的数学运算都不考虑这个 N 值。
数据表中有一个使用 3.072MHz 时钟的示例（可以对 MCLK 与 BCLK 进行多路复用）
2MHz <= 3.072MHz <= 20MHz
(3.072MHz * 32)/(8 * 256)= 48kHz
很抱歉产生混淆、但您可以在您的用例中参考此示例以确认您的时钟可通过 PLL 实现。
此致、
Jeff McPherson
