This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] TLV320ADC3140:TLV320ADC3140 GPIO1 时间序列要求评估

Guru**** 2629085 points

Other Parts Discussed in Thread: TLV320ADC3140

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1587230/tlv320adc3140-tlv320adc3140-gpio1-time-sequence-requirement-evaluation

器件型号: TLV320ADC3140

链接简介 :SOC 和 U1 位于主板上、U1 接收扬声器信号。 通过 U1 后、12S 信号通过缓冲器(延迟 1-11ns)传输、然后通过 700mm 导线 (延迟约为 3.5ns)传输到麦克风板的缓冲器(延迟 1-11ns)、最终到达子板的 tlv320adc3140。 该子板的两个 ADC 连接到六个麦克风。 三个 ADC 通过菊花链数据连接进行连接。

 

定时风险: 子板 U3 的 SDOUT 连接到主板 U1 的 GPIO1。 U1 的 GPIO1 数据收集是否是指主机直接输出的 BCLK? 如果参考、从 U3 输出到 U1 GPIO1 输入的路径中存在 (5.5-25.5) ns 的延迟。 有问题吗? 谢谢!

image.png

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    嗨、

    我不知道您的 BCLK 值、因此很难判断 5.5-2.5ns 的影响有多大。 它可能可以正常工作、但我认为将这种器件分开会有风险。 我强烈建议将所有 3 个器件移动到主板 PCB 或子板 PCB 上。

    此致、
    Jeff McPherson

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    你好 Jeff McPherson ,

       BCLK 的时钟频率约为 3MHz。延迟时间为  5.5-25ns。是否可以根据 GPIO 数据采集理论来评估时序?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    嗨、

    在这种情况下、我认为这样做很好。 与 BCLK 周期相比、延迟时间较短。 如果可能、我仍然建议将所有器件放在一起。

    此致、
    Jeff McPherson