器件型号： TAC5112EVM-K
尊敬的团队：
代表我们的客户发帖。
我尝试在 5112EVM-K 上为 I2S (PASI) 从 MCLK 生成 wclk 和 BCLK：
采样速率 125ksps、16 位字、L+R 通道、I2S 格式、控制器模式。
MCLK 是从我们的 MCU 提供到 GPIO1 (J41) GPIO1_CFG=1、CCLK_SEL=1 的 16MHz
16MHz 在 48kHz 或 44.1kHz 下是不常见的。
在这个阶段、我们的 MCU 在所有其他方面都断开。
5112 evmk 连接到 AC-MB 并由 AC-MB 供电、使用 PPC3 帮助配置。
我正在尝试让 ADC 路径最初在 PASI 上运行。
此时、我们 MCU 和 5112 之间的唯一连接是连接到 GPIO1 的 16MHz MCLK。
我期望 5112 能够通过提供从 MCLK 生成 BCLK 和 wclk/FSYNC
fsync 与时钟 src 比率和 bclk 与 fsync 比率。 这是正确的假设吗？
我假设 5112 需要处于控制器模式。
在这方面、使用 PPC 配置上述行为并不容易理解。
我是否需要采用 PLL、因为 125ksps 不是标准音频速率、因此可能需要进行自动时钟配置
无法实现。 GUI 提供 FS_MODE (48kHz 或 44.1kHz) 和采样率自动检测等选项
似乎对我来说有点反直觉。
BCLK 和 fsync 是否也是内部的还是外部的？
对于时钟源选择、我是选择与主要 ASI Fsync 同步还是固定时钟频率的 CCLK 同步？
我也不确定应如何为我的配置设置 AC-MB 上的 S1 S0 来驱动 PASI。
MCLK 是连接到 AC-MB 上的 J7 还是直接连接到 EVM 上的 GPIO1 (J41)？
CCLK_FS_RATIO_MSB=0x00
CCLK_FS_RATIO_LSB=0x80
我不提供任何 PLL 配置、但我严重怀疑需要配置 PLL。
在之前的编解码器 AIC3204 上、我们将其配置为使用 NADC、mAdc、AOSR 值、以使来自 MCLK 的 Fs 和 BCLK 正常工作、但 5112 似乎具有完全不同且更复杂的 PLL 参数集。
如果我的假设正确、有些人能否帮助根据我们的需求配置 PLL？ GUI 有 3 个屏幕、包含 PLL 配置设置、不明显也不记录如何设置这些设置。
一些相关的配置设置、但如果您需要、我可以提供更多信息：
S1S0 DIP SW：外部 ASI
MCLK 进入 GPIO1 J41（设置为输入）
CCLK_FREQ_SEL=0x03
PASI_CNT_CFG=0x01
FS_MODE=0（125ksps 不适用）
PASI_SAMP_RATE=0x0D
CUSTOM_CLK_CFG=1
PASI_USE_INT_BCLK_FOR_FSYNC=1
PASI_BCLK_FS_RATIO_MSB=0x00
PASI_BCLK_FS_RATIO_LSB=0x20
附上了 PPC3 的屏幕截图、但某些设置可能是旧版
此致、
Danilo
