[参考译文] TAC5112：配置为从非标准 MCLK 生成 wclk/BCLK

尊敬的 Jas：

是的、您可以使用“自动 MCLK 比率“模式在控制器模式下使用编解码器、而无需手动设置 PLL 配置。 您可以通过以下应用手册了解更多相关信息： https://www.ti.com/lit/an/slaaeg6a/slaaeg6a.pdf

由于 MCLK（也称为 CCLK）和 FSYNC 是通过整数比相关联的、因此时钟分频器可以由器件自动设置。 我为您编写了脚本的时钟部分示例：  

w a0 32 c6 #FS bin 13d, auto mode 0011 0110
w a0 34 42 #cclk synch with pasi fsync as input clk source
w a0 35 00 #ratio msb=128
w a0 36 80 #ratio lsb=128
w a0 37 70 #16mhz cclk, pasi in cotntroller mode, 01110000

对于 EVM 上的硬件连接、您可以将 AC-MB 上的两个开关设置为 OFF、然后将 16MHz MCLK 提供给 AC-MB 底部的 MCLK 引脚、请注意时钟信号位于顶部、接地位于引脚的底部行。 配置器件后、您还可以在这些接头引脚上测量器件的 BCLK 和 FSYNC 输出。 确保 MCLK 跳线安装在 GPIO1 接头上（J41，听起来您已经安装了！）。

我不确定这是否完全可以通过 GUI 进行配置。 我看到有一个地方可以选择“CCLK 与主要 ASI MCLK 同步“、这是我们选择自动 FS 比率模式的方式、但我没有看到比率的指定位置。 因此、我建议将我的脚本添加到配置脚本中、以执行整个时钟配置。 如果您想获得有关脚本的更多帮助、请告诉我您的输入和输出路由、我们可以进一步处理。 您可以从 PPC 或 EVM 用户指南中预设开始、然后运行 I2C 监控器（可在 PPC3 GUI 底部访问）中的脚本。

此致、
Mir

你好、Mir

感谢您的及时回复。 我使用上面的脚本已经成功了（我认为您的寄存器 0x32 值应该是 0x3C 而不是 0xC6？）。 现在、我可以根据需要获得 125ksps 的 wclk 和 BCLK 以及 4MHz。 该密钥是将寄存器 0x36 设置为 128、正如您所说、在 GUI 上无法执行该操作。
尽管 ADC 的 dout 线并不总是可靠的活跃、但有时我会得到一个信号、有时则不会、我必须再次调整配置以最终看到 dout、但我不确定神奇的公式是什么。 我仔细检查 ADC 均已启用（寄存器我希望 dout 在 直接通过 SPI 配置 5112 时始终正常工作、这是我们的最终用例。
保存 PPC 项目并重新加载它特别不可靠,无法重新安装我保存的配置。
是否有一系列写入操作来确保正确启用 ADC？

我还有几个问题：

J41、J42、J44、J45 上的 Re 跳线放置。 我认为一般思路是在所需的功能上放置跳线以启用它。
我们观察到了几个问题：之前我们从 MCU 动态连接了 SPI、J45 和 J44 的底部引脚用于 CS 和 POCI。 我没有跳接这些引脚、而是直接将 CS 和 POCI 导线连接到它们中、这似乎有效。 实际上、当我第一次尝试在 J44 上连接 POCI 跳线并将 POCI 线从 MCU 连接到任何'GPO1_DUT 侧时、线路上会出现尖峰。 我对如何正确跳线感到困惑。 如果我确实需要为 CS 和 POCI 使用跳线、架空线路应在哪里？

有时、PPC 会触发一个错误对话框、讨论时隙分配与字长和 BCLK/FSYNC 比率的错误组合。
我的设置为 16 位 字长、32 BCLK/FSYNC 比率（L+R 通道）。 在 GUI 中、Dout 显示在 Ch1 上具有左时隙 0、在 Ch2 上具有右时隙 0
我在这里有什么问题吗？

再次感谢
Jas