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器件型号： TAC5142
您好：
如果提供的 BCLK 和 FSYNC 频率与数据表中列出的数量不完全相同、但仍能实现支持的比率、编解码器是否可以正常工作？
在我们的应用中、我们使用 FPGA 在 BCLK 上生成 2.083MHz 时钟、在 FSYNC 上生成 16.276kHz 时钟。 这是因为我们使用计数器来对 FPGA 的系统时钟 (125MHz) 进行分频。 采用此配置时、编解码器似乎正在向我们的器件发送数据、但设置了 GPO 标志。
输入 BCLK 和 FSYNC 输入支持的最大时钟差是多少？ 我们是否能够使用建议的设计正确操作编解码器？
