[参考译文] TLV320AIC33：AIC33 BCLK/MCLK 限制

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Guru**** 2874300 points

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https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1628061/tlv320aic33-aic33-bclk-mclk-restrictions

器件型号： TLV320AIC33

我有 2 个 AIC33 连接到在 DSP 模式下运行的 TDM 总线。

我只有 BCLK、WCLK、DIN、DOUT、没有 MCLK 信号

我想在 1024kHz 的频率下运行 BLCK 并使用 PLL

我的配置

BCLK 1024kHz

K = 48.0 (J=48、D=0)

P = 1

R = 2

NDAC = 3

fsRef = 48000（采样率 16000）、每个样本 16 位

因此数据线上没有备用插槽

我的问题：

在最小指定范围之外运行 BCLK 会导致哪些问题。

数据表中有 2 个看似冲突的信息片段

当 PLL 启用且 D = 0000 时、必须满足以下条件才能满足指定的性能：
2MHz≤( PLLCLK_IN / P )≤20MHz
该器件可接受 512kHz 至 50MHz 的 MCLK 输入

*不确定在不使用 PLL 的情况下 MCLK 如何可以是 512kHz（这将使 fsRef 最大为 2kHz）、我无法确定如何在 MCLK 低于 2MHz 的情况下使用 PLL 并仍满足这些要求。为什么说它支持低于 2MHz 的 MCLK？

谢谢

4 个月前

0 admin 4 个月前

TI__Guru**** 2874300 points

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您好、

如果您仅使用输入时钟生成 CLKOUT、则不使用 PLL 时、我认为 MCLK 可以是 512kHz（及更低 2MHz）。我看到您的意思是大约 2k 是最大 fsref、因为稍后有一个 256 的 OSR 分频器。

PLL 可能仍在 1.024MHz 下工作，但性能较低 — 如果 PLL 在指定范围之外运行、我们不能保证它可以根据数据表规格运行、但它可能仍然运行。如果您已经在运行此系统、您能检查吗？确保倍频器可将 PLL 的输出在允许的范围内尽可能地扩大、接近 110MHz。我也认为、使用 R 来帮助使 PLLCLK_IN 相乘可能有所帮助、我不确定 PLL 内部的操作顺序、但有机会在 J.D（主 PLL 乘法器）之前将 R 相乘。
也许您可以尝试 R = 12、J.D = 8.0000、P=1。

如果您可以尝试、请告诉我您能够了解哪些信息。

此致、
Mir

0 admin 4 个月前

TI__Guru**** 2874300 points

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感谢您的回答
我使用上面详述的设置进行了尝试、似乎可以正常工作。
我想知道数据表中“满足规定的性能“的含义、这样我就知道如果存在任何问题、应该如何寻找。

当前当 R=2 和 K=48 时、PLL 在 98Mhz 下运行。

我可以按照您的建议尝试 R=12 和 K=8。
问题是：PLL 是否锁定足以说明其正常工作？或者,如果它工作 24 小时没有任何丢失的样品是足够的吗?

谢谢

Dhar

0 admin 4 个月前

TI__Guru**** 2874300 points

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尊敬的 Dhar：

听起来不错、很高兴听到它在工作。如果 PLL 锁定、则 PLL 正常工作。我要介绍的指定性能是 SNR/SNR THD 和类似的规格、本底噪声可能会受到额外抖动的影响、等等。我不确定的另一点是、由于这是一个很旧的部分、而且我们没有相关文档、因此 R 是在 K 乘法器之前还是之后发生的。如果是以前、那么实际的“ PLL 输入“将是 INPUT * R、在您的情况下该值高于 2MHz。

通常、这些 PLL 要求是在芯片设计中经过测试并在发货前经过验证的内容。因此、除了要求之外、我们还没有经过正式测试的功能、但它可能仍然有效。另一个需要注意的是、例如增加应力和电流消耗。

如果您能够在最终产品的最大应力条件下测试 40 小时或更长时间（使用此低时钟时的极端温度条件）、并且它仍然工作并执行与应力之前相同的操作、那么您完全可以清楚地看到。我还会根据芯片的数据表规格检查时钟的性能、以确保它足够接近性能。

此致、
Mir

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