Other Parts Discussed in Thread: PCM1840
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https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1636386/pcm1840-timing-diagram-question
器件型号： PCM1840
尊敬的专家：
在 4 通道 TDM 从模式下使用 PCM1840 时、我需要按照数据表中显示的时序图（数据表中的图 14）获得帮助。
数据表显示位 N-1 与 BCLK 和 FSYNC 的第一个上升沿同时出现在 SDOUT 中、并且 SDOUT 随后在 BCLK 的每个上升沿更新到下一个数据位。
您能否简要说明 PCM1840 何时（以 BCLK 为基准）对 FSYNC 输入进行采样、以及 SDOUT 何时更新。 从时序图中可以看出、FSYNC 在 BCLK 的上升沿进行采样、SDOUT 也在 BCKL 的上升沿更新。
我已将 PCM1840 的数字接口连接到 FPGA、并希望确保我在适当的时间对 SDOUT 采样。
谢谢。此致、
Marvin
