[参考译文] TLV320AIC3107：高于 AGC 目标增益设置的输出电平

您好、

6dB 似乎是单端与差分不匹配。 您给出的是单端引脚上的 133mVrms 还是差分引脚？ 您的读数是仅左 LoP 还是左 LOP/LOM 差分上的 294mVrms？ 您能否共享用于此目的的寄存器配置？

此致、
Mir

您好、

使用一条信号线将输入信号作为单端信号进行测量、而不是作为差分信号进行测量。
输入施加到 J6 引脚 1 (LINE1LP)、评估板上的 SW1 设置为“SE“。
输出信号是从单端 LEFT_LOP 信号测得的；它不是作为差分信号进行测量的。
发送寄存器设置。

此致

e2e.ti.com/.../reg.csv

您好、

这些寄存器设置是转储设置？ 如何发送寄存器、以便我可以在 EVM 上进行测试。 我认为、单端模式下加倍可能有点奇怪、或者您的 I2S/TDM 设置可能不匹配。 如果您更改目标增益、它是否会与您对输出的预期保持加倍？  

-米尔

您好、

寄存器数据是直接从 IC 读取的转储文件。

这些寄存器使用评估板应用通过 I2C 进行写入。

即使更改目标增益设置、输出电平也大约是预期值的两倍。
结果如下所示。

目标增益：–8 dB/输出：616 mVrms /预期：281 mVrms
目标增益：–14dB/输出：285mVrms /预期：141mVrms
目标增益：–20 dB/输出：143 mVrms /预期：71 mVrms

此致

您好、

对不起,请再给我一天的时间来测试一下 然而、我看到的是寄存器转储、您如何执行 I2S 环回？ 它是一个注册表、还是您在它们之间使用电缆？  

此致、
Mir

您好、

了解有关测试程序的信息。
I2S 环回的实现方法是使用跳线连接评估板（USB-MODEVM 接口）上的 J14 引脚 7 和 J14 引脚 9。

此致

您好、

如果您关闭 AGC、而只是查看直通、您会看到相同的输入电压还是两倍的输出电压？ 这将有助于您确定导致此问题的原因。 如果您看到输入电压的两倍、则可以将 AGC 目标降低 6dB、输出将符合您的预期。

此致、
Mir

您好、

我验证了禁用 AGC 时的行为。
由于输出电平接近输入电平、因此我认为该问题与 AGC 操作有关。

PGA 增益：0dB /输入：138 mVrm/输出：158 mVrms
PGA 增益：6dB/输入：138mVrm/输出：324mVrms

PGA 增益：0dB /输入：44mVrms /输出：50mVrms
PGA 增益：6dB/输入：44mVrm/输出：102mVrms
PGA 增益：12dB/输入：44mVrm/输出：209mVrms
PGA 增益：18dB/输入：44mVrms /输出：423mVrms

由于该器件适用于音频应用、因此我想知道 AGC 行为的设计是否与 RF AGC 不同。

换句话说、它不是精确匹配配置的目标电平、
它可以为音频应用留出一些裕度、
在信号达到某个可接受范围后、增益调整停止的位置？

此致

您好、

这些信号电平对于 PGA 增益似乎是合理的、AGC 内部的增益测量可能存在一些小误差、并且要调整的 PGA 增益阶跃限制为 0.5dB。 AGC 目标电平分层与 PGA 粒度相结合、是要停止的增益的“裕度“。 您能否发送您所指的射频 AGC、以便我了解其中的差异？  

此致、
Mir

您好、

我可能导致了一些混淆。

我没有任何特定的射频 AGC 数据。
我提到 RF AGC 只是为了进行比较、目的如下。

AGC 通常用于许多射频应用、例如 RSSI 控制。
在这些应用中、AGC 通常需要实现相对准确的目标电平、通常在大约 1dB 的容差范围内、具体取决于系统要求。

相比之下、当前正在讨论的 IC 与目标电平的偏差超过 5dB。
对于典型的射频 AGC IC、5dB 偏差可能会被视为问题。

但是、由于这款 IC 是为音频应用而设计的、因此我想知道它是否会有意使用不同的设计理念。

例如、由于语音清晰度在音频应用中非常重要、
是否有某种算法或行为会有意将输出电平偏置得稍高、以确保更清楚地听到音频？

此致

您好、

好的、没问题、我理解。 在 AIC3107 中、输入电平检测算法是通过“绝对平均值“（即信号绝对值的平均值）完成的。 因此、这已经不是最精确的液位检测系统、并且与均方根电平不同。 绝对平均值将根据输入信号类型而变化。 我对此进行了一些研究以检查误差量、下面提供了一些有用的资源： https://electrical-information.com/the-difference-of-average-and-rms/ https://electronics.stackexchange.com/questions/40341/why-v-rms-instead-of-v-average

因此、正弦波的 RMS 误差量约为 11%、这检查这些输入电平以在 PGA 增益为 0dB 的情况下输出。 PGA 增益越高、测量误差也会随之增大、我相信这正是您在测量中看到的结果。

一般而言、AGC 用于保持语音信号接近相同的“目标“电平、但由于 rms 和绝对平均值之间的输入信号测量误差、此目标可能与我们预期的测量值不同。 但是、使用您观察到的这些测量值时、它符合预期。 AGC 的其他参数基于时间、因为用户可能会相对于麦克风移动、因此我们希望调整 PGA 增益、以便与用户移动之前的输入信号匹配。 时间参数可能会因用户希望进行的调整以及预期的输入电平范围而异。  

总的来说、如果您期望输入信号最接近正弦波、我建议将 AGC“预期电平“调整为比期望值高~10%（不是以 dB 为单位，而是以绝对电平百分比表示）。 当它是语音信号时、RMS 相对于绝对平均值的百分比误差会有更多的不确定性。 但是、该算法按预期工作、以使输入信号保持接近恒定音量。

此致、
Mir

您好、

感谢您的解释。

但是、RMS 与平均值之间的差异似乎仅在 1dB 左右、因此我相信仅这一点解释了大约 5dB 的差异。

我知道这可能是一个影响因素、但我怀疑可能还有其他原因。
您能解释一下这些情况吗？

例如、目标增益的定义是否可能与我的理解不同？

我使用 0.707Vrms 的满量程基准计算出了预期电平。
但是、目标增益基准电平的定义是否会有所不同？

此外、在取平均值过程之后、是否在内部应用了任何与音频相关的额外校正或加权？

此致

您好、

哪一个具有 5dB 差异？ 我认为、您有关 PGA 增益和输入/输出电平的最新消息都可以、差异为~1dB。

PGA 增益：0dB /输入：138 mVrm/输出：158 mVrms
PGA 增益：6dB/输入：138mVrm/输出：324mVrms

PGA 增益：0dB /输入：44mVrms /输出：50mVrms
PGA 增益：6dB/输入：44mVrm/输出：102mVrms
PGA 增益：12dB/输入：44mVrm/输出：209mVrms
PGA 增益：18dB/输入：44mVrms /输出：423mVrms

这是否是执行数字旁路时预期的输出 2 倍？ 我认为这是因为 DAC_L3 路径的工作方式、没有关于 LEFT_LOM 的设置、因此可能信号是我们在 LEFT_LOP 时预期的两倍大、因为在我们预计的情况下信号是差分信号、或者如果您参考 GND、则 LEFT_LOP 处的信号可能是模拟差分信号的两倍大... 在 AGC 关闭的情况下进行测试时、您是否在 DAC 上看到了两次或相同的输入电压？

如果您关闭 AGC、而只是查看直通、您看到的输出端是相同的输入电压还是输入电压的两倍？ 这将有助于您确定导致此问题的原因。 [/报价]

此致、
Mir

您好、

您参考的大约 1dB 差异对应于禁用 AGC 时的结果。

PGA 增益：0 dB/输入：138 mVrm/输出：158 mVrms
2 号 PGA 增益：6dB/输入：138mVrm/输出：324mVrms

对于#1、PGA 增益设置为 0dB、因此输出电压接近输入电压、这看起来正常。

对于第 2 个问题、在第 1 个条件下、只有 PGA 增益更改为 6dB。
获得的结果大约比第 1 号高 2 倍 (6dB)、这看起来也是正常的。

因此、我认为我的硬件配置或测量方法不存在相关问题、例如：

与 LINE1LP 上的单端输入和差分输入之间的混淆、
连接到 LEFT_LOP 的负载条件、
高阻抗测量引起的 6dB 偏差
或硬件故障。

在相同的硬件配置下、启用 AGC 会产生以下结果。

目标增益–8dB/输出 616mVrms /预期 281mVrms
目标增益为–14dB/输出 285mVrm/预期 141mVrms
目标增益–20dB/输出 143mVrm/预期 71mVrms

启用 AGC 后、我知道 AGC 功能会自动调整 PGA 增益。
但是、调整后的结果会比预期的目标增益水平高 5dB 以上。

因此、出于某种原因、我认为 AGC 会有意产生比预期更高的输出电平。

我理解您的解释、即 AGC 算法中包含平均值和 RMS 值之间的差异。
11%的差值对应于约 1dB、我同意这可能是导致这一个因素。

不过、测量结果显示大约 80%的差异、对应于超过 5dB 的偏差。
（示例：目标增益为–14dB/输出 285 mVrms /预期 141 mVrms）

因此、我认为除了平均值与 RMS 差异之外还必须有另一个因素。
您能解释一下这一因素是什么吗？

例如、目标增益本身的定义是否会与我的理解不同？

我根据 0.707Vrms 的满量程基准计算出了预期值。
但是、目标增益实际上是否参考了不同的满量程定义？

此外、在取平均值过程之后、是否在内部应用了任何与音频相关的额外校正或加权？

关于您的问题：

问题：
这是否是执行数字旁路时预期的输出 2 倍？

答案：
编号 我知道数字旁路意味着禁用 AGC、在这种情况下、结果接近预期值。

问题：
在 AGC 关闭的情况下进行测试时、您是否在 DAC 上看到了两次或相同的输入电压？

答案：
输出电压与输入电压大致相同。
严格来说、结果是：
输入：138 mVrms /输出：158 mVrms

所以它们并不完全相同、但我目前正在搁置这一区别。

此致

您好：

今天是美国假期、因此回复会延迟。

此致、

Garret

您好、

我今天进行了测试、发现了一些与您类似的东西。 我认为这里有几件事在发挥,我们可以做一些更多的测试,以缩小它,如果你愿意。 首先、噪声阈值似乎不正确、以 dB 为单位偏离 2 或 3 倍、或者可能只是设置为一个电平、我测量的噪声阈值约为–45dBFS（相对于单端 ADC 的满量程为 0.707Vrms）。 在这个输入电平下、AGC 似乎停止启用。 我使用–30dB 和–90dB 的噪声门对此进行了测试、并发现两种设置的行为都相同。

我注意到的另一点是、AGC 行为存在电平、其中输入电平决定了输出是什么、即使在启用 AGC 的范围内也是如此。 因此、首先、我注意到、启用 AGC 时、ADC 的输出通常比我们根据“目标电平“预期的输出高 6dB 左右、因此、这很可能会出现~5dB 的增加。 但我也看到了这些水平的上升、输入范围很小、因此预期的目标电平+ 6dB 是 ADC 的输出。 我进行了该扫描、所以大家可以看到：在–45dBrG 时（如果我们假设 ADC 输入 0dBFS 为.707Vrms）、输出上升到~–4dBFS、即–10dBFS + 6（我现在将目标设置为–10dBFS）。 然后、它会一直保持到大约–33dBFS 模拟输入、它会向上缩放、直到我们在下降时达到大约–26dBFS、并向上缩放、直至达到–20dBFS、此时它一直处于–2dBFS 输出。 在多个目标电平下可以看到这种行为卡在~–2dBFS 处、似乎这是在输入超出其所需的目标时发生的、因为这是额外的失真。 再次,我不知道该算法的实际工作原理,我只是想和大家分享,我看到了这个,并检查你是否也看到了同样的行为,所以我们可以在同一个页面上。  

当输入达到~ 20dB 时、输出切换至高增益–2dBFS 输出时为^Ω

^在进入–2dBFS 输出之前、我们会看到~4dB 输出、即–10dB 目标电平加上 5 或 6dB

我也会附加我的代码、我使用了您的脚本并对时钟进行了一些更改、因为我不确定您将寄存器 0x03 设置到了什么并使用了 12.288MHz MCLK、但不确定您的 MCLK。

w 30 00 00
# w 30 01 00
w 30 01 80 #software reset
w 30 02 00
# w 30 03 91 #defaults but pll enabled and p=1
w 30 03 11 #p = 1, pll disabled, q=2

w 30 04 04 #j = 1
# w 30 04 20 #j = 8

w 30 05 00 
w 30 06 00 #d=0
# w 30 07 8A #44.1k, ldac plays l, rdac plays r
w 30 07 0a #48k 

w 30 08 C0 #bclk and wclk are outputs (master mode)
w 30 09 00 #i2s mode, 16 bit

w 30 0A 00
# w 30 0B E1 #1110 0001 l+r adc overflow, ldac overflow. r= 1
w 30 0C 00 #
w 30 0D 00
w 30 0E 00
w 30 0F 80 #00 #80 = ladc pga muted
w 30 10 80 #00 #80 = radc pga muted
w 30 11 FF
w 30 12 FF
w 30 13 04 #04 = single ended, level=0db, ladc powered up

# w 30 13 84 #differential experiment

w 30 14 78
w 30 15 00 #f8 #00=line1r single ended, f8 = lin1r differential and not connected to ladc pga. 00 means line1r is connected to ladc pga

# w 30 15 80 #line1r is differential (experiment)

w 30 16 7C #84
w 30 17 78
w 30 18 78
w 30 19 02 #micbias powered donw, reserved
# w 30 1A C0 #lagc enabled, lagc target = -14db

# w 30 1a 80 #lagc enabled, target = -5.5dB. measured around fulls cale
# w 30 1a 90 #target = -8dB
w 30 1a a0 #target = -10dB

# w 30 1a 00
w 30 1B FE #max gain= max
w 30 1C 00 #def noise gate, -30dB
# w 30 1c 3e #noise threshold = -90dB


# w 30 1D C0 #ragc enabled, target = -14dB
# w 30 1E FE #max gain = max
# w 30 1F 00 #f8 -> f8 means hysteresis disabled and noise thresh -90db
# w 30 20 F5 #left channel gain applied by agc = 1111 0101 (negative value I think)
# w 30 21 77 #r channel gain applied = 0111 0111 = +59.5dB (max gain applied since it is noise)
w 30 22 00
w 30 23 00
# w 30 24 45 #ladc powered up, not saturated, radc powered up, ragc gain = max allowed gain 
w 30 25 C0 #l+rdac powered up
w 30 26 00
w 30 27 00
w 30 28 00
w 30 29 50 #ldac selects dac_l3 to left line output, rdac selects dac_r3 path to right
w 30 2A 00
w 30 2B 00
w 30 2C 00
w 30 2D 00
w 30 2E 00
w 30 2F 00
w 30 30 00
w 30 31 00
w 30 32 00
w 30 33 04  #hplout is muted
w 30 34 00
w 30 35 00
w 30 36 00
w 30 37 00
w 30 38 00
w 30 39 00
w 30 3A 04 #hpcom is muted
w 30 3B 00 
w 30 3C 00
w 30 3D 00
w 30 3E 00
w 30 3F 00
w 30 40 00
w 30 41 04 #hprout muted
w 30 42 00
w 30 43 00
w 30 44 00
w 30 45 00
w 30 46 00
w 30 47 00
w 30 48 04 #reserved
w 30 49 00
w 30 4A 00
w 30 4B 00
w 30 4C 00
w 30 4D 00
w 30 4E 00
w 30 4F 00
w 30 50 00
w 30 51 00
w 30 52 00
w 30 53 00
w 30 54 00
w 30 55 00
w 30 56 1B #0001 1011 left_lop output level = 1dB, not muted, not all gains have been applied, fully powere dup
w 30 57 00
w 30 58 00
w 30 59 00
w 30 5A 00
w 30 5B 00
w 30 5C 00
w 30 5D 1B #r_lop output = 1dB, not muted, not all gains, fully powered up
w 30 5E D8 #1101 1000 l+r dac powered up, l+r lop powered up
w 30 5F 00
w 30 60 00
w 30 61 00
w 30 62 00
w 30 63 00
w 30 64 00
w 30 65 00 #codec_clkin uses plldiv_out
w 30 66 02 #a0 -> a0 = clkdiv_in uses bclk, pllclk_in uses bclk, but 0x02 is clkdiv and pllclk uses mclk
# pll clock N = 2
w 30 67 00
w 30 68 00
w 30 69 00
w 30 6A 00
w 30 6B 00
w 30 6C 00
w 30 6D 00

此致、
Mir

您好、

我还执行了扫描测试。
但请注意、我测试中的目标增益设置与我原始问题中讨论的条件不同。
此外、由于测量设备的限制、输入和输出测量都是模拟信号。

在您的测试中、在低信号电平下观察到 AGC 脱离。
我无法证实这种行为。
但是、我认为原因很简单、我的测量设备无法产生足够低的输入电平。
在我的测量中、AGC 在整个输入范围内保持有效、输出电平几乎保持恒定。
此外、该输出电平高于配置的目标增益、这就是我正在研究的问题。
我相信您的测量结果和我的测量结果在许多方面都是一致的。

在测量中、从大约–45dBrG 到–2dBFS 的转换似乎表明 AGC 变为活动状态。
可能会讨论 AGC 激活时的输入电平、但我认为这一点与主要问题无关。

在测量中、从大约–43dBFS 输入到 0dBFS 输入、尽管存在一些部分级别降低、但输出在–2dBFS 处保持大致恒定、这表明 AGC 正在运行。
此外、由于这比–10dBFS 的目标设置高大约+6dB、我相信这种行为与我观察到的现象相匹配。

我们的测量结果之间也存在一些差异。

在测量中、电平在–25dBrG 附近降至约–10dBFS、但我在测量中未观察到这种行为。
一个可能的原因可能是我们的测量点不同。
您提到您正在测量 ADC 输出、因此我假设您在观察 AGC 处理后的数字数据。
在本例中、我将在数字数据通过 DAC 后测量模拟信号。
这种差异可能是一个影响因素。

2.在我的测量中,当输入超过大约 450mVrms 时,电平开始下降。
当我使用示波器对此进行检查时、可以看到波形失真、并且峰值电压降低。
因此、我认为电平降低是由波形失真引起的。
在测量中、我假设 0dBrG 对应于目标增益、因此高于目标增益的输入电平可能尚未经过测试。

我担心的一个问题是关于您的测量点。
从根本上说、这是 IC 本身的行为、因此我认为最好使用模拟信号评估输入和输出。
此外、我认为测试高于目标增益的输入电平会很有用。
我的理解是、AGC 旨在在从低于目标电平到高于目标电平的宽输入电平范围内保持几乎恒定的输出电平。
因此、如果输入信号超过目标电平、AGC 应应用负增益调整以保持恒定的输出电平。

此致

您好、

我的测量值包括输入高于目标电平时、dBrG 相对于满量程、而不是目标电平。 我确实同意您的结果、当输入超出目标时、输出应减小。 我可以尝试使用较低的目标值、因为–10dB 实际上可能是–4dB、这接近满量程。  

我还尝试让它用于差分信号、以使用差分输入验证 AGC 的目标电平、但脚本按原样存在一些问题。 我可能需要重试才能使其正常工作。 这将有助于确认 AGC 查看的信号、增益始终为 6dB 或仅适用于单端。

AGC 的模拟输出与数字输出不应该对 AGC 的运行产生很大影响、我与您的差异可能是由于测量误差造成的。 DAC 行为应在整个频率范围内呈线性。

-米尔

您好、

感谢您继续调查。
您是否还能说明以下几点？

该 AGC 是有意设计为使输出电平高于配置的目标电平吗？
是否可以就该行为与 IC 设计团队进行核实？
例如、我知道平均值与 RMS 值之间的差异（您之前已经介绍过）就是输出与目标增益不完全匹配的一个原因。
不过、这种效应仅为 11%左右（约 1dB）、因此我相信其余差异肯定有另一个原因。

如果有意提高输出电平、预期的容差应该是多少？
例如、当前输出电平比目标电平大约高 6dB。
在相同条件下、另一个 IC 批次是否会产生比目标电平低 6dB 的结果？

如果该 IC 始终根据预期算法为稳定正弦波或伪音频信号输出比目标电平高大约 6dB、那么这对我们来说不一定是问题。
在这种情况下、我们可以通过调整 IC 前后的信号电平进行补偿。
我的问题是这个大约+6dB 的输出变化是否会根据 IC 批次变化或每个下电上电而变化。
至少、由于您的测量环境和我的测量环境都再现了类似的行为、因此该行为似乎不是在 IC 批次之间或每次通电时随机变化的。
但是、为了保证这种行为、我希望从 IC 设计的角度进行确认。
我最想理解的是、观察到的测量结果是否与基于导致这种现象的机制的理论行为一致。
然而,如果分析确切的机制是困难的,那么我至少要了解在测量结果有多少变化可以预期或保证.
自从我开始提出这一问题以来、已经有相当长的时间了、我希望尽快得到结论。

此致

您好、

我的同事和我认为、当输入超过目标时输出电平的增加可能与我们之前看到的 6dB 差异有关。 今天早些时候、我试图通过检查 AGC 关闭时是否仍然存在差异来验证这一点、但我的设置出现了一些问题、音频失真。 我明天会再试一次以进行验证。 在扫描测量中、我看到当输入达到–6dB 时、输出会发生变化。 因此、该问题可能是由单端/差分问题、ADC 及其传递到 AGC 的电平引起的。 很抱歉、我今天无法验证。

我预计我们看到的这个测量会出现在所有器件上、这不是芯片的已知“问题“、而是它如何处理此寄存器设置和硬件配置。 我想现在验证“为什么“。 我们预计 AGC 从 ADC 本身接收到数字数据、因此这是一个数字音频问题、而不是模拟问题。 数字在编程时应始终以相同的方式运行、这应该证明所有芯片都将使用我们的脚本以这种方式运行。

我还有一个问题要问您、您能否发送用于配置器件的脚本？ 或者你只是把它发送给你发送给我的寄存器转储吗? 命令的顺序可能会因运行时的结果而异。

此致、
Mir

您好、

我很抱歉、但当我捕获之前发送的转储数据时、我没有保存脚本数据。

我将从当前设置中附加脚本数据和相应的转储数据、其中我确认了大约+6dB 的输出电平行为。

关于您在下面的评论、您能澄清一下您的意思吗？

“在扫描测量中、我看到当输入达到–6dB 时、输出会发生变化。“

在我的扫描测试中、目标增益设置为–14dB、当根据 0.707Vrms 的满量程电平计算时、该值约为 141mVrms。

在我的测量结果中、输出在大约 0.6mVrms 到 450mVrms 的输入范围内基本保持恒定、然后开始在大约 565mVrms 和 700mVrms 输入之间降低。

当您提到“–6dB“时、您能说明您指的是我的测量结果的哪一部分吗？

此致、

e2e.ti.com/.../1321.script.txt

e2e.ti.com/.../0763.reg.csv

您好、

我使用差分和单端 ADC 配置再次进行了该测试、目的是了解 AGC 会发生什么情况。 我发现、对于单端和差分、我们可以看到 AGC 的起搏比预期高~6dB。 因此、我在这里将脚本设置为–14dB 阈值、AGC 开始时约为–7dB（–8dB 为 6 dB、加上增益误差加上均值计算/ rms 差值的差值 1dB)。

左侧的曲线是单端信号、右侧的曲线是差分信号（一次测量在没有 AGC 的情况下进行，只是为了确保我们正确测量）。

w 30 01 80 #reset
w 30 07 80 #reset
w 30 0F 00 #ladc pga not muted, 0db gain
w 30 13 04 #single ended, 0db gain, ladc powered up
w 30 13 84 #differential, 0db gain, powered up

# w 30 08 C0 #bclk and wclk are output
w 30 1A C0 #lagc enabled, target = -14dB
w 30 07 88 #44.1 mode, ldac data plays left channel
w 30 25 80 #ldac powered up
w 30 29 40 #ldac to dac_l3 (left line out)
w 30 2B 00 #ldac not muted, 0db gain
w 30 56 19 #left_lop output = 1dB, not muted, fully powered up

这是我使用的脚本、执行了 BCLK 和 WCLK 输入、因为这样更容易进行设置。 我将行设置寄存器 0x13 注释掉为差分模式以在单端中进行测试。

我认为算法只有 6dB 关、我认为我们不能更改它。 如果您确实希望 AGC 阈值为–14dB、则应设置–20dB 设置、它将提高 6dB。

如果您需要更多帮助、请告诉我您的想法。 我可以在经过一些测试后开始更改数据表的过程以验证...

此致、
Mir

您好、

您表示大约 6dB 的差异可能是由 AGC 算法本身引起的、可能无法纠正。
您能否澄清以下几点？

此行为是否应被视为器件的预期设计特性？

2.这一结论是否基于从多个样本中获得的结果？
换言之、我们能否排除器件出现故障的可能性？

3.不同批次和单个设备之间的差异级别是多少？

4.您能解释一下 AGC 目标增益实际代表了什么吗？
由于正弦波输入产生的输出电平比配置的目标增益高大约 6dB、因此我假设目标增益可能基于不同的基准或测量方法。

此致、

您好、

感谢您的调查和分享结果。
根据您的调查结果、我们将考虑我们的设计、同时考虑大约 6dB 的偏移。
您能否帮助澄清以下几点？

1dB 偏移的预期容差是多少？
假设变化约为±1dB 是否合理？
预期的变化对于我们的电平预算和系统设计非常重要。

2.在之前的回复中、您提到了根据此调查更新数据表的可能性。
数据表中预计会有哪些变化？

如果数据表已更新、在发布新版本之前、修订过程通常需要多长时间？

4.您能否与设计团队核实 AGC 目标增益实际代表的内容？
由于我们始终观察到输出电平比配置的目标增益高大约 6dB、因此目标增益似乎基于不同的内部基准或测量方法。

对于问题 2 和 3、数据表中明确记录了这个 6dB 偏移、在向客户解释行为时、可以有力地说明理由。
如果可能、我还希望记录此偏移的预期容差。

此致、

您好、

此设备的专家已离开办公室、可在本周晚些时候做出响应。

此致、

Garret

您好、

1：使用 AGC 检测算法、该器件可能具有~1dB 的增益误差、加上~1dB 的绝对平均值与 RMS 信号误差。 因此、我假设变化高达 2dB。 在我的测量中、它与我们对 AGC 目标的预期结果相差~7dB。 +/–1dB 似乎是合理的、可能双向最高可达 1.5dB。

2 和 3：我们要更改寄存器映射（页 0 寄存器 26 和 29）中的 AGC 目标电平。 我需要联系设计进行验证、但他们忙于购买更新的器件、然后完成所有检查并编辑数据表、这可能需要一个多月的时间。

4：处理。 这似乎是基于不同的参考/方法。 但是、由于我们在同一脚本上看到相同的行为、因此我们可以假设我们看到的行为就是我们使用的脚本在所有电路板上会发生的情况。

此致、
Mir  

您好、

我认为对观察到的行为的调查现在已经足够完整了。

感谢您的支持和详细调查。

如果有任何关于以下各项的更新、请告知我：

1.Completion 了解数据表修订版本、或与数据表更新相关的任何进度。
2.设计团队关于 AGC 目标增益定义和实现的任何发现。

我明白、这些项目可能需要一些时间来调查。

目前、我不希望将此主题标记为已解决、因为我不确定是否会在解决该主题后继续接收电子邮件通知。

我对 E2E 通知系统的工作原理不是很熟悉、因此请告诉我、保持主题开放是否会导致任何问题。

此致、

您好、

保持开放状态没有问题、除非您有新问题、否则不要回答此问题！ 我将在此处更新您、您应该会收到通知。

此致、
Mir