[参考译文] PCM1840：调制器时钟

MCLK 和“系统时钟”是同义词。 这是驱动调制器的时钟，这就是为什么调制器的频率是采样频率的较大倍数(128x，256x，512x)。

BCLK 是串行数据交换时钟。 对于 I2S 接口，BCLK 的采样率为64倍。 这是因为帧的左通道样本有32位，右通道样本有32位。 通常要求所有音频时钟—LRCLK (采样率)，BCLK (串行偏移率)和 MCLK (调制器)都保持同步。 主时钟发生器可以生成所有时钟，也可以使用从 MCLK 生成 BCLK 和 LRCLK 的分频器。

有些转换器可以在主模式或从模式下工作。 对于前者，转换器将使用 MCLK 作为输入，并使用内部分隔器生成 LRCLK 和 BCLK。 ADC 将串行数据同步输出到由 LRCLK 帧的 BCLK。 DAC 将接受串行数据输入与由 LRCLK 帧的 BCLK 同步。

在从属模式下工作的转换器将所有三个时钟都作为输入，因此某些外部源必须创建它们。

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Hiroshi