[参考译文] TLV320ADC6140：ADC 输入通道之间的同步

您好，

如果有人能指导我找到相关的设计文档 或知道答案，我将不胜感激。

巴西，

莫兰。

您好 Jeff，

谢谢。

您是否熟悉数据表/应用手册，在这里我可以获得更多有关 FSYNC 采样的信息 。

巴西，

莫兰。

我没有关于 TDM 采样的独立文档，但下图应该让您更好地了解 FSync (图中的 FS)与采样时间的关系。 简而言之，由于所有输入通道都置于单一的 FS 期内，FS 期和采样期等效。 唯一的限制是位时钟必须足够快，以支持所需信道数量的示例单词长度。

我在内部检查了使用多个设备同时采样的情况。

这是设备内部自动执行的操作。 当多个设备连接到链时，可能存在一个 PLL 时钟周期的差异，对于所有应用程序来说，这种差异将是可以忽略不计的(20kHz 的偏差<0.02)。

请告诉我一些有关您的产品/项目的详细信息吗？

你好，Sanjay，

硬件：

您可以从下面的设计原理图中找到相关的捕获。

请忽略所有选项和 DAC，将其视为以黄色标记-->路由  

NXP CPU 是  以菊花链方式连接的两个 tlv320adc6140的主 CPU。

目前我正在处理2个提供相同配置的 EVB。

软件：

在使用 pyAudio 的 Linux (ALSA 库)下，我们将并行捕获所有8个通道(24位/48K)

——请告诉我是否需要注册地图，或其他信息。

巴西，

莫兰。

我将在很短的时间内作出答复

我注意到 U2上的 MIC5至 Mic 8输入未命名为 net。因此它们未连接到 J3。

将 MCLK 输入到 UI 的目的是什么？您可以将 ADC 设置为从属设备，并将 BCLK 和 FSYNC 设置为输入。

https://www.ti.com/lit/pdf/sbaa383

1)我错误地上传了一个不带 net 名称的旧版本。 感谢您的注意。

2)据我了解，有多个连接多个 TLV320ADC6140的选项，因此我们在音频卡上实施了所有选项。

我们的默认配置：两个 ADC 都是从节点，BCLK 和 FSYNC 作为输入(来自 IMX8M CPU)。 Daisy 链是输出插槽的选择。

关于 MCLK：如果我们希望 ADC 成为主控制器，“GPIO1配置为主时钟输入(MCLK)”。

请告知  是否所有8个通道的同时采样会受到设置(主/从/菊花链/MCLK)的影响。

我建议尝试 Daisy 链. Slave 模式。

“从模式”??? 谁是奴隶？

目前，在我的设置中，CPU 是主 CPU，ADC 是从属 CPU。  

没错。 ADC 是从属设备

因此，关于我的问题，

在 FSYNC 之后，所有通道(输入)都是每个设备(ADC)内的同步采样。

它纯粹是硬件， 不依赖于任何设置/注册。

正确吗？

感谢您的支持

莫兰。