[参考译文] PCM4202：PCM4202内部产生的音调来源

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/77.3104万/faq-pcm4220-pcm4220-idle-tone</s>4220 4220

也许这种引用会有所帮助

提到PCM4220 让我有一个提示，即PCM4202 可能具有相同的基本特性/缺陷。

我将尝试PCM4202的应用VCC级别，但这让我感到不高兴： 因为T.I.没有给出具体的答案 这件事可能与日期代码有关，因为存在'音调'与施加的电压，这些因素的组合似乎永远不会有一个稳定的设计。   

问题：

考虑温度确实会影响频率和振幅。 温度升高往往会使色调向Lover频率转变，在某些温度下，色调基本上会消失在噪声层(在3或4摄氏度的窗口内)。  然后根据上面提到的'解决方案'，选择一个可能的电压因数，我问： 如何将其制成稳定的设计？

查耶

您好，Jaye：

仅供参考，Sanjay在本周星期三之前不在办公室。

Brian

我建议在4.35V的Vcc下尝试。 然后，您可以评估温度的影响。

Jaye

尝试反转系统时钟的极性。  在系统时钟的下降边缘上的PCM4202样本以及使用DSP或其他时钟逻辑的系统设计在一个时钟边缘上的抖动(相位噪声)将大大低于另一个时钟边缘。 确保在驱动PCM4202的时钟信号上包括串联电阻器(150R-330R)(假设它处于从属模式)。

通过对我的设计进行这两项更改，我发现平板噪音降低了10 dB以上，并且完全消除了空闲音。  它现在比数据表规格安静一些。

一旦我开始我的项目，我将写一篇详细的论坛帖子，其中包含我的调查结果。  此信息应包含在数据表或应用说明中。

Jaye

我还观察到EVM中的空闲提示音行为。  我还可以通过改变时钟极性(外部提供时)使其消失。  您使用的是板载振荡器，BNC连接器上的外部时钟还是音频串行端口接头上的外部时钟？

重置AES变送器时噪声基准的变化与PCM4202的初始化有关，PCM4202没有我知道的"时钟暂停"重置功能。  如果时钟因任何原因中断，您需要使用重置引脚在PCM4202上启动硬件重置循环。

Σ-Δ 采样转换器对时钟相位噪声极其敏感。  当调制器位流中的模式落入音频传递带时，强相关(例如，在某个精确的定期间隔)相位噪声可能会导致空闲音调。  对温度和电压的灵敏度是因为这些模式受到调制器中直流偏移的很大影响。  如果您感兴趣，我可以详细介绍。

来自板上相邻轨迹的寄生耦合(如串行位时钟或左/右时钟)将导致系统时钟中的强相关相位噪声。  理想情况下，在系统时钟下降边缘期间，不会有其他信号改变逻辑状态。  遗憾的是，各种音频时钟信号都在下降边缘对齐并不少见，因为这就是当您将它们分为二进制计数器时生成它们的方式。  这意味着系统时钟，位时钟和左/右时钟在运行时可能同时从高变为低，从而导致系统时钟下降边缘的精确计时发生小幅偏移。

数据表中记录的此信息不充分。  事实上，我没有阅读任何制造商提供的数据表，其中明确说明了哪个时钟边缘驱动采样转换器-考虑到它的巨大差异，我感到惊讶。

我现在不会关闭PCM4202，请尝试一下。  如上所述，我的设计能够稍微超出未加权动态范围的数据表规格(无空闲提示音！)，即使在驱动ADC输入的低通滤波器级中使用噪声更大的运算放大器。

Jeff，

在主模式下运行让我觉得时钟相位不能更改。  我的ADC是所有下游处理同步到的系统主控。

但是您记忆了类似的问题。  之前发布的版本似乎不稳定，因此我联系了相应设备的设计工程师，他提供了有趣的见解。 似乎如果时钟在轨的3mV以内，它会对硅进行充电，并且逻辑阈值会变得模糊。  正如您所说，我们在主时钟线路中放置了一个串联电阻器，但在接地时添加了另一个电阻器，从而形成一个分压器，以降低逻辑电平并使高电平低于上轨3mV。  最后，性能非常稳定。  可能是PCM4202内部正在发生类似情况。  最后，我请另一位工程师将此视为可能的问题解决方法。  无论如何，我确实希望了解目前问题的确切原因。

谢谢你。

查耶

您好，Jaye：

您是否在EVM上完成了测试？  

Jaye

让我试着掌握一个EVM并看看这个。

您好，Jaye：

我们已为此设备订购了评估板。 希望它能在一周内到达。 然后，我将查看空闲提示音问题。

此致

您好，Jaye：

是否可以让我知道您操作芯片的时间安排？  

谢谢你。。。

杰夫——所有这些都很有趣！ 我在4202周围建立了一个转换器，注意到空闲的声音。奇怪的是，它们只出现在48 kHz的倍数，而不是44.1 kHz的采样率。 我用Si5344D合成器提供的时钟在从模式下运行芯片。 我从来没有达到这一目的。

将Si5344D调制器时钟输出的极性反转是一个简单的寄存器更改。 希望我能很快测试一下。

我认为这里的关键因素是设计中的其他时钟逻辑应该在系统时钟的上升沿运行，而PCM4202则在下降沿运行。  特别是，I2S时钟和数据信号不得改变系统时钟下降边缘的状态。  这可能需要重新配置I2S主控制器，或从Si5344D的备用输出驱动PCM4202。  如果您使用的是LVCMOS输出，则看起来您可以使用OUtxb引脚。

Jeff，  在我的系统中，下流逻辑遵循数据位中位时钟的正转换。  众所周知，数据转换与比特时钟的负转换同时发生。

Andy关于44.1K性能的评论很有趣。  我使用专业音频，很少使用44.1K

在我的测试中，我使用‘Prism’音频分析器( 我的AP系统没有的功能)直接检查了来自PCM4202的I2S数据。 在I2S数据流中，语气清晰呈现，如本讨论开始时所述。

在我看来，PCM4202内部显然存在设计缺陷。

谢谢你。

查耶

Jaye

我同意串行数据和左/右时钟信号的计时与串行位时钟的下降沿一致(根据I2S规格)。  我想提请注意系统/主时钟和串行位时钟之间的计时关系。  如果位时钟在系统/主时钟的下降边缘上的状态发生变化，则可能会出现空闲提示音。

我也同样在48kHz的频率下完成了所有测试，因为我正在开发的产品针对的是专业应用，所以我在44.1kHz的频率下几乎没有执行任何测试。  如果在44.1kHz运行时没有空闲音，那么我首先要问的是主时钟频率是多少，以及它是否与48kHz时的频率不同。  另外，还值得注意的是，在这两种噪音率下，噪声基底是否有任何显著差异，因为它们足够接近，性能应该非常相似。

遗憾的是，我的预算不允许使用任何Audio Precision测试仪器(现在！)，所以我的所有测试都使用GNU Radio运行一些精心准备的流程图。  我正在使用的产品依赖于Dante音频over IP，因此我的音频时钟来自Brooklyn II卡。  设置为输出主时钟512fs (24.576MHz)时，串行位时钟在主时钟的下降边缘转换。  在此配置中，我观察到PCM4202发出的空闲提示音，但反转主时钟的极性将完全消除这些提示音，此外，还会降低1.6dB的平板噪声层。