• 状态 Resolved
  • 已锁定 已锁定
  • 回复 8 回复
  • 订户 0 订户
  • 视图 931 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] TLV320ADC6120：从属模式PLL分频器和选择寄存器

admin
Guru**** 2382480 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1089880/tlv320adc6120-slave-mode-pll-divider-and-selection-registers

部件号：TLV320ADC6120

对谁来说，

我想对该部件进行编程，以便从PurePath控制台使用下面显示的PLL配置。 我没有在数据表或PurePath控制台寄存器映射中看到分隔器寄存器设置。 要实现该图，需要哪些寄存器，寄存器地址和寄存器设置？ 这些寄存器看起来是PLL输入选择(MCLK或BCLK)，PDIV，J，D，N_DIV，M_DIV， 和3输入时钟MUX选择馈入N_DIV。 在系统中，我将提供3.0720MHz的BCLK和48kHz的FSYNC。

谢谢！

肖恩

附注 ：数据表中似乎相关的寄存器为MST_CFG0，MST_CFG1，CLK_SRC和PDMCLK_CFG。 根据数据表说明，大多数设置不在从属模式下使用，自动时钟配置已禁用，自动时钟配置中已启用PLL。

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，

    控制PLL系数的寄存器似乎不可访问。 该设备将自动配置自身(MST_CFG0)，或者应该通过PPC3完成。 如果保存配置，PPC3应该写入正确的寄存器，即使它们在技术上是保留的。  

    此致，

    Jeff

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，Jeff：

     我需要使用FPGA对部件进行编程，因此使用PPC3不是我的选项。 我需要将该部件作为从属部件操作，并将MCLK用作设备内PLL的时钟源。 我的BCLK发出噪音，因为它来自FPGA。 我的MCLK是由晶体振荡器提供的，因此非常干净。 这是否是自动配置的可行选项？ 我对寄存器描述的解释表明它不是，但也许我读的不正确。

    谢谢！

    肖恩

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    PLL自动配置取决于检测BCLK和FSYNC比率。 您可以读取此寄存器 ASI_STS (P0_R21)以查看设备是否找到正确的比率或噪音是否是问题的过多。 解决方法可能是使用PPC3和I2C日志进行逆向工程，以记录控制哪些值。 即使未记录寄存器，PPC3也必须与设备通信以更改这些设置，并且这些命令应显示在i2c日志中。 即使没有EVM PPC3仍应尝试写入寄存器，您也可以从寄存器中进行逆向操作。

    谢谢！

    Jeff

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    我建议TI记录手动配置，这样客户就不必对日志文件进行逆向工程。

    谢谢！

    肖恩

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    日志文件不显示已编程的隐藏寄存器。

    .e2e.ti.com/.../config.txt

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，Jeff：

    在标准操作模式下，内部PLL似乎锁定到BCLK信号。 此时钟上是否有相位噪声规范以确保ADC的性能不会下降？

    根据 配置和操作TLV320ADCx120作为音频总线控制器(sbaa495)，我可以将该部件配置为使用基于晶体振荡器的MCLK，以确保ADC具有低相噪声时钟源。

    谢谢！

    肖恩

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Shawn您好！

    这看起来像I2C转储，它仍然只显示预期的“未隐藏”寄存器。 我所说的是一个实时记录I2C命令的日志。 我同意，很奇怪，没有记录在案。

    没有相位噪声规范，但您可以监控MST_CFG0寄存器上的比率，以判断它是否正确锁定。

    如果晶体振荡器和控制器模式对您来说是可行的，我会这样做。  

    谢谢！

    Jeff

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，Jeff：

    谢谢！ 我将使用主模式和晶体振荡器。 如果您在启用PLL的情况下找到自动从属模式的抖动容差或相位噪声规格，请告诉我

    谢谢！

    肖恩