[参考译文] PCM4104：无输出

您好，您可以放下静音并查看发生了什么情况吗？ 乍一看，您似乎已将设备静音。

如果问题仍然存在，请在硬件模式下配置设备并再次测试， 如果仍然无法正常工作，我们可以从那里进行。

此致，

Arash

Arash，

感谢您的回复。  我刚刚确认静音针脚确实已拉下。

我无法在硬件模式下重新配置设备，除非拔出针脚。  我们是否可以先尝试其他操作？  寄存器0上是否有任何位可以为我们提供有趣的测试输出？

此致，

账单

顺便说一下，此芯片是否有任何电源定序要求？  5V电源通常关闭，并且仅在需要音频输出时才打开。

Bill，某种情况不正确，因为原理图显示静音被拉高，您确认它被拉低，我认为您的原理图和实际连接存在许多其他差异，或者这不是正确的原理图。

未提及电源定序b/w数字和模拟，但以下是开机时发生的顺序：

开机时，内部重置信号被强制为低电平，强制PCM4104进入重置状态。 通电复位电路监控VDD，VCC1和VCC2电源。 当VDD超过+2.0V (误差幅度为±400mV)且VCC1和VCC2超过+4.0V (误差幅度为±400mV)时，内部复位信号会强制为高电压。 然后，PCM4104等待系统时钟输入(SCKI)变为活动状态。 检测到系统时钟后，初始化序列开始。 初始化序列需要1024个系统时钟周期才能完成。 初始化序列完成后，PCM4104将准备好在音频串行端口接受音频数据。 图5显示了开机重置顺序计时。 如果通过SPI端口将PCM4104配置为软件模式控制，则所有控制寄存器将在初始化序列期间重置为其默认状态。 在独立模式和软件模式下，所有四个通道的模拟输出在重置和初始化序列期间均被静音。 在静音状态下，模拟输出引脚被驱动至双极零电压或VCC/2。 .

某些寄存器(如Register 6: System Control Register)可以禁用信道，使用相同的令牌，您的clk设置，R/LJ和...可能不正确。

此外，停止DAC输出所需的一切  都是一个连接 不正确的引脚。  请将完整的示意图与所有连接一起发送，以便我查看。

另外，请 捕获 并发送关键波形，如所有CLK，RESET，....

谢谢！

Arash

Arash，

DAC_MUTE网络连接到微处理器GPIO，后者将其向下推。

在板上电时，电压监控器将复位信号(Net SYS_nReset)拉高。

其它信号应该在我之前发送的逻辑分析器跟踪中可见。

此致，

账单

Bill，为了调试问题，我们通常需要完整的原理图 来查看 每个引脚(如PU和PD电阻器)与引脚(如FMT，FS和...)的连接情况。 如果您认为原理图是正确的，我们就会这样做。

我不知道您正在使用 VREF+或VREF-执行什么操作，它是否连接到正确的电压？ 您是否读取VCOM上的任何电压？  

下一步是确保正确写入 寄存器，很少回读会有助于验证此情况， 特别是寄存器(如reg 5，6和7)。

您可以探测几个关键信号并查看部件是否从复位中退出：从耗材开始 ，芯片选择， 复位以及所有CLKS。  您要确保CLKS (1)有效且在规格范围内，并且(2)是 通过 探测它们按预期生成的(例如 ，我无法从您的图解中读取MCLK的频率)

此致，

Arash

Arash，

再次感谢您的帮助。  我和同事在发布前处理了这个问题一个星期；这不太可能是明显的。

FS和FMT引脚是浮动的。  MCLK频率是36.864 MHz，我已经验证过。  VCOM为2.5 伏特。

十六进制寄存器为：
1  FF
2  FF
3  FF
  4 00
5  80
  6 01.
  7 01.

我没有列出输出部分，因为它们相当无聊：

然后，输出直接馈入重建滤波器，如数据表中所示。

此致，

账单

Bill，我 将 查看 您提供的注册值，并在周五之前通知您。   我建议 对浮动引脚使用上/下拉电阻器。  请验证 所有CLKS (FS，BCLK)的频率。  

此致，

Arash

Arash，

>  我建议 对浮动引脚使用上/下拉电阻器。

为什么要使用ESD？

我看 了图20。 数据表中的典型软件模式配置，显示未连接的引脚。

> 请验证 所有CLKS (FS，BCLK)的频率。  

FS为96 kHz。  BCK是(4.608 MHz)的48倍。

否，不适用于ESD。 仅用于调试。  我会 先将所有引脚置于已知状态  ，或者只是需要读取所有相关寄存器，以确保设置正确。 我将在明天之前检查这些登记册。

此致，

Arash

1  FF      1111   无衰减0.5x (255-255)= 0dB
2  FF      1111 1111   
3  FF      1111 1111    
4  000000         静音
5  801000      0000  MUT4=静音，MUT(3:1)=开 ，  零日期静音：禁用，相位：非inv，  DEM：默认
6  010001      0000  无复位，所有4通道断电均已禁用，单速率
7  010001      0000     24位左对齐，LRCKP： LRCK极性反相，BCKE Bck采样边：上升边

我检查了所有的寄存器，看起来一切都很好，我没有看到任何异常的东西，我可以建议的唯一变化是尝试I2S数据，并使用极性 和边缘选项，基本上 寄存器7值，以确保它们与您的来源匹配 (如AP)设置。  

此致，

Arash

Arash，

在四处转了一会儿之后，我终于看到了*some (某些)*输出。  我将设置切换为24位左对齐，突然输出上出现了一些问题。

我不理解为什么此设置可以工作，但I²S设置不工作，因为两种格式基本上相同。  您是否愿意查看上面的逻辑分析器跟踪并告诉我问题是什么？

账单

您好，Bill，

Arash在明天之前不在办公室，但我建议您发送左对齐结果的迹线，以便更容易比较和对比您在上面的迹线中的结果。

谢谢！

Jeff

当然。  这里是96 kHz时的左对齐模式，它产生完美的正弦波。

如果我只需将DAC切换为I²S模式，则输出将变为平坦。  I²S，n ü r应该具有一个时钟延迟，但即使添加了，输出仍然是平坦的。

不可思议。

此致，
账单

Arash，

我没有AP工具。   我的n ü I²S设置与数据表匹配，但我可以随机更改它们，看看是否有任何改变。

此致，

账单

 我认为源设备和设备之间的一些细微差别导致了这种情况，您必须通过跟踪来找到它。

Arash