[参考译文] TLV320DAC3101：在TLV320DAC3101中无法生成蜂鸣声。

你好，Vikram，

蜂鸣声与时钟设置和寄存器配置有关。 您能否提供更多信息？

您是否从DAC3101中获得了正确的BCLK和WCLK值？ 要产生蜂鸣声，您需要至少有几个BCLK脉冲。
您使用的MCLK频率是多少？您配置的采样率是多少？
您正在尝试使用哪种输出？

谢谢你。

此致，
Luis Fernando Rodríguez ñ o S.

您好Luis Fernando Rodríguez ñ o，

感谢您的回复。

我没有在BCLK和WCLK上获得任何输出，尽管我已将这些时钟设置为从DAC输出。 我将48Mhz MCLK时钟从FPGA提供给DAC (使用示波器验证)，采样频率设置为48kHz。 我正在尝试驱动HPL/HPR输出。  我能够从uboot读取和写入I2C寄存器。 因此，DAC寄存器访问不是问题。 如果有任何遗漏，请告知我。

P.S：注册设置文件随附在上一篇文章中。

此致，

Vikram.R

高级工程师

Bharat Electronics Limited

您好Luis，

感谢您的回复。 我曾错误地提到MCLK是48Mhz，其中是16MHz (根据数据表表5-28的值)。 尽管如此，我还是尝试使用了48Mhz和你提到的数值。 问题仍然没有改变。 还有什么我可以检查的吗？ 感谢您的支持。

此致，

Vikram.R

高级工程师

Bharat Electronics Limited

你好，Vikram，

您需要从DAC生成WCLK和BCLK。 两个时钟似乎都被配置为寄存器配置中的输出(第0页/寄存器0x1b)。 但是，您仍需要使用第0页/寄存器0x1d和0x1E配置BCLK输出。 这些寄存器用于选择BCLK输出(DAC_CLK或DAC_MOD_CLK)并启用BCLK-N除法器。 基本上，必须启用此分隔符才能生成BCLK输出。 DAC_CLK或DAC_MOD_CLK将使用第0页/寄存器0x1d路由，频率将除以BCLK-N

您可以试试吗？ 请告诉我问题是否仍然存在。

此致，
Luis Fernando Rodríguez ñ o S.

尊敬的Rodríguez：

感谢您提供信息。 我已启用时钟寄存器0x1d，并在第0页的寄存器0x1E中将除法器值设置为1。 问题仍然存在。 请告诉我是否需要检查其它参数，硬件/软件。

感谢您的迅速回复。

P.S：我认为数据表中的脚本文件可以更新，以包括您提到的上述两个寄存器设置。

此致，

Vikram.R

你好，Vikram，

您可以尝试使用以下脚本吗？ 这是一个完整的示例脚本，包含TLV320DAC3101的所有配置。 我修改了PLL和蜂鸣器值，以使其适应您的代码。

e2e.ti.com/.../Beep_5F00_Master_5F00_Mode_5F00_Script.txt

此致，
Luis Fernando Rodríguez ñ o S.

您好Rodriguez：

感谢提供脚本文件。 我会尝试一下并告知您状态。

此致，

Vikram.R

您好Luis，

很抱歉回复延迟。

我尝试了脚本文件，但没有改进。

但最近我尝试将MICBIAS引脚连接到VOL控制引脚(请参见前面螺纹中所附的示意图)。 在此之后，IAM现在获得BCLK和WCLK。 仍然没有听到蜂鸣声。 此连接是否正常？？ 我整天都把MICBIAS引脚浮在水面上。

在这方面，我想知道是否也必须写系数登记册？ 我还想知道如何验证BCLK和WCLK频率IAM获取是否正确。

此致，
Vikram R

你好，Vikram，

能否验证页面0/寄存器116/位D7是否在寄存器配置上为'1'？ 当DAC音量由VOL引脚控制时，需要在VOL引脚处有电压电平。 因此，我建议将此位设置为'0'。

BCLK和WCLK频率应如下所示：
- WCLK是您尝试配置的采样率。
- BCLK至少应为WCLK x (#通道) x (字长)。

您能告诉我您所指的系数寄存器是什么吗？ 如果您参考蜂鸣器，则必须写入所有蜂鸣器。

此致，
Luis Fernando Rodríguez ñ o S.