[参考译文] TMS320F2.8069万：编解码器设置

您好，Robin：

我认为这是音频转换器论坛中的某个人的问题，因此我将此帖子移到该论坛。

此致，
Adam Dunhoft

你好，Robin，

为了修改我们的音频转换器中的采样率，有必要查看PLL和时钟分频器寄存器。 由于您使用的是24kHz的子倍数，因此修改Page 0/ Register 2就足够了。 只是为了确保寄存器值正确，您能否提供实际的寄存器配置？

谢谢你。

此致，
Luis Fernando Rodríguez ñ o S.

您好，Luis，

我不确定在哪里可以找到控制寄存器数据。 在MCU代码的初始化例程中我没有看到任何设置。 我唯一能找到的就是主时钟。 处理器已分配PWM以将主时钟信号发送到编解码器。 它的频率是3.072MHz。 如果没有寄存器配置，我想这就是它创建12kHz采样率的方式。 我说这是因为sla403的表1显示，使用12.288MHz主时钟可以达到48 ksps。 因此：12.288MHz / 4 = 3.072MHz。 同样：48 ksps / 4 = 12ksps。

在这种假设下运行时，将主时钟频率从3.072MHz提高一倍至6.144MHz将有效地将采样率从12ksps提高到24ksps。

这看起来是否合理，还是我遗漏了拼图中的碎片？

谢谢！

你好，Robin，

这是合理的。 但是，仅当未使用PLL时，此逻辑才起作用。 如果增加频率并使用PLL，则不能遵守其中一种时钟条件。 您可以尝试使用6.144MHz。 如果不起作用，则需要修改寄存器设置，因为PLL将被使用。

此致
Luis Fernando Rodríguez ñ o S.

您好，Luis，

我找到了编解码器初始化例程。

第0页/未写入寄存器2。 这是否意味着它处于重置状态，将其值置于0x00？ 如果是这样，则FS = FS/1，也就是说，PLL率没有发生变化。

也许必须调整位时钟和字钟以适应新的采样率？

谢谢！
罗宾

你好，Robin，

通常，BCLK和WCLK会根据采样率进行调整。 WCLK应与采样率(24kHz)相同，通常建议将BCLK配置为最大可用频率(64 * WCLK = 1.536MHz)。

是否可以修改此编解码器初始化例程。 我可以看看，建议对注册表进行一些修改。 您是否还能提供实际MCLK，BCLK和WCLK频率值？

谢谢你。

此致，
Luis Fernando Rodríguez ñ o S.

您好，Luis，

MCLK现在为6.144MHz，BCLK为1.536MHz，WCLK为24kHz。  我的目标是以24kHz的采样率运行，所以我认为我要么在那里，要么接近。

我对MCLK有点困惑。  当项目交付给我时，MCLK为3.072MHz。  采样率为12kHz，我假设选择3.072MHz来提供12kHz采样率。  这是获得12kHz采样率的常见方法吗？

如果不是，MCLK应该是什么？如何将采样率从48kHz更改为24kHz？

谢谢！

罗宾

你好，Robin，

如果PLL已禁用，此时钟配置将完美工作。 能否验证第0页/注册3？ 是否启用了D7位？ 如果未启用，您可以继续使用这些值。

基本上，12.288MHz被用作默认MCLK值，以获得48kHz的频率，而无需配置PLL和分频器设置。 如果在默认设置下使用6.144MHz，则应获得24kHz采样率。 但是，如果使用PLL，则不会提供相同的结果。

您可以在时钟生成部分和以下文档中找到有关时钟设置的更多信息：

www.ti.com/.../tlv320aic3104.pdf
www.ti.com/.../slaa403.pdf

如果PLL已禁用，请告诉我。 否则，您是否可以提供init文件来建议新的PLL值？

谢谢你。

此致，
Luis Fernando Rodríguez ñ o S.