[参考译文] TLV320ADC3101：主模式的ADC3101配置

你好，Selvam，

为了将此设备配置为在主模式下从19.2MHz MCLK提供正确的时钟，应考虑一些因素。 由于MCLK信号的频率不是典型的音频时钟(如12.288MHz)，您需要使用ADC的PLL和分频器来生成正确的时钟输出。  

请参阅以下代码以了解您请求的时钟配置。 配置时考虑使用32×FS BCLK。

FS = 8 kHz：

#时钟设置
#输入：MCLK = 19.2 MHz
#输出：Buck = 256 kHz，WCLK = 8 kHz

#选择第0页
W 30 00 00
00 #除法器打开，NADC = 3， mAdc = 32
w 30 12 83 A0
# AOSR = 128 (默认)
w 30 14 80
# BDIV_CLKIN ON，N=128
w 30 1E 80
# PLL J=5
w 30 06 05
# PLL D=1200
w 30 07 04 B0
# PLL_CLKIN = MCLK， CODEC _CLKIN = PLL_CLK
w 30 04 03
# PLL打开，P = 1，R = 1
w 30 05 91 

FS = 44.1 kHz：

#时钟设置
#输入：MCLK = 19.2 MHz
#输出：Buck = 1.411 MHz，WCLK = 44.1 kHz

#选择第0页
w 30 00 00
#除法器打开，NADC = 8， mAdc = 2
w 30 12 88 82
# AOSR = 128 (默认)
w 30 14 80
# BDIV_CLKIN ON，N=8
w 30 1E 88
# PLL J=4
w 30 06 04
# PLL D=7040
w 30 07 1B 80
# PLL_CLKIN = MCLK， CODEC _CLKIN = PLL_CLK
w 30 04 03
# PLL打开，P = 1，R = 1
w 30 05 91 

FS = 48 kHz：

#时钟设置
#输入：MCLK = 19.2 MHz
#输出：Buck = 1.536 MHz，WCLK = 48 kHz

#选择第0页
W 30 00 00
00 #除法器打开，NADC = 8， mAdc = 2
w 30 12 88 82
# AOSR = 128 (默认)
w 30 14 80
# BDIV_CLKIN ON，N=8
w 30 1E 88
# PLL J=5
w 30 06 05
# PLL D=7040
w 30 07 04 B0
# PLL_CLKIN = MCLK， CODEC _CLKIN = PLL_CLK
w 30 04 03
# PLL打开，P = 1，R = 1
w 30 05 91 

此致，

 -Diego Mel é ndez López ñ a
  音频应用工程师