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[参考译文] TAS6422-Q1:I2S未配备MCLK

Guru**** 2370320 points
Other Parts Discussed in Thread: CDCS503
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/633096/tas6422-q1-i2s-without-mclk

部件号:TAS6422-Q1
主题中讨论的其他部件:CDCS503

我想在设计中使用TAS6422,但不想为MCLK/SCLK配备带时钟分频器的外部振荡器。

遗憾的是,我并不真正理解MCLK的数据表。 在TDM模式配置之外,没有提及MCLK。 由于我要使用I2S,因此未指定MCLK引脚的行为方式。

是否可以保持打开/连接接地?

或者,我是否可以将MCLK连接到SCLK以进行64 x FS 操作?

什么是: "MCLK时钟不能同步到SCLK。"是什么意思? 不能? 可能不会? 不必如此?

我确实看到了一些旧帖子,但不知道它们是否仍然适用。 感谢您的支持。

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    你好,Teun! TAS64xx器件确实需要来自处理器的MCLK,或者您可以使用PLL (例如 CDCS503),可以从SCLK创建MCLK。 另外,请注意,虽然可以连接M/SCLK引脚,但TAS64xx不支持MCLK = 64F,SCLK = 128F也不受支持。
    请参阅数据表部分:9.3 .1.5 支持的时钟频率; 该设备支持128×FS,256×FS或512×FS的MCLK速率,并且在I2S,LJ或RJ模式下支持32或64×FS的SCLK速率,或者在TDM模式下支持128×FS或256×FS。

    您好,Tuan! 您能否详细说明"什么是:"MCLK时钟不能同步到SCLK。"是指什么?" ...因为这句话有点令人困惑。 对我来说,它读作不需要同步。 谢谢,Jeff
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    您好,Jeff,感谢您的回复!

    我已经猜到我不会这么便宜了:)

    所以,只是为了检查我是否理解这一点...
    对于24位96 kHz立体声音频,FSYNC = 96 kHz,SCLK = 64 FS,MCLK = 256 FS。
    这意味着我可以使用从SCLK到MCLK的具有4x倍频的CDCS503。
    SCLK = 96kHz * 64 = 6.144 MHz
    MCLK = 96kHz * 256 = 24.576 MHz (小于25 MHz)

    我猜最好禁用SSC,以防止因乘法器实际导致TAS6422中的错误而对抖动/抖动进行校正,您同意吗?

    该语句有点随意,我从数据表第19页的9.3 段落中复制了它。1.5 :
    "MCLK时钟不能同步到SCLK。 对于128x FSYNC,对于256x,需要50 % 的占空比
    并且不需要512x 50 % 占空比"

    所以我想我不需要为阶段更正此设置。

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    您好,Tuan! 请仔细检查以上内容吗?

    谢谢,Jeff