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[参考译文] PCM1795：系统时钟与bck之间的关系

admin
Guru**** 2386600 points
Other Parts Discussed in Thread: PCM1795
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/655754/pcm1795-relationship-between-system-clock-and-bck

部件号：PCM1795

你好

很抱歉，这是一个根本性的问题，但请提出建议。

我的客户使用PCM1795作为高端CD-P

现在，他们打算按以下方式更改关系。

--------

;系统组件( Fsys)=16.9344MHz (44.1K x 384)

；Bck =来自FPGA的22.5792MHz

; fsysis和bck是同步的，但bck比fsys高。

--------

我认为 如果Fsys遵循了表3 /page 21的d/s，Fsys =16.9344MHz是可以的：

好的，我没有找到关于Fsys和bck之间关系的描述，但是

我认为这没有问题。

请提出您的意见。

此致

 

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    TI__Guru**** 2386600 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好Kanji，

    我们的主要音频应用工程师本周即将在贸易展上离开办公室，他将于周一返回，届时可以恢复支持此线程。

    查看数据表，我同意16.9344MHz系统时钟可以使用。 但是，对于bck，表1表示最小bck脉冲周期时间为70ns或14.286MHz，因此使用22.569MHz bck似乎违反了数据表计时限制。

    我没有看到bck和系统时钟之间的关系定义，但我认为系统时钟是输出信号链中专用的，因此I2S/bck信号的数字时钟树应该完全分开。
  • 0
    TI__Guru**** 2386600 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，Kanji-san，

    系统的目标采样率是多少？ 44.1kHz？  我不确定PCM设备将如何处理此时钟配置。  我明天将在实验室中尝试此配置并告知您。

    谢谢！

    保罗

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    TI__Guru**** 2386600 points
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    尊敬的凯文-桑

    亲爱的Paul-san

    感谢您的支持。

    请让我更新客户的信息。  (客户今天纠正了我的误解)

     

     

    **资料**

    客户正在 使用自己的数字滤波器来安装 带PCM1795的Hi-Fi CD－P。

    因此，PCM1795用作外部数字滤波器模式。

     

    其中：

    BCK 22.5792MHz

    WDCK 705.6KHz应用于PCM1795 (CD：44.1kHz 通过FPGA中的外部数字滤波器进行上采样 )   

    系统时钟16.9344MHz

    此外，

    DFMS =1 (立体声)

    DFTH：1 (旁路)

    FMT[2:0]:001 (32位)

    OS[1：0] 10 (16倍WDCK)

     

    在之前的产品型号中，系统时钟=22.5792MHz = bck。 WDCK=705.6KHz。

    客户希望将系统时钟从22.5792MHz更改为16.9344MHz。

    (他们尚未测试新设置，但以前型号的规格没有问题(SNR 118dB，0.0015 %))

     

     

    问题1.  

    Fsys= 16.9344MHz >机架= 22.5792MHz，没问题吗？  你怎么看？

    在数据表(图60)中，tBCY= 20ns(最小值)(50MHz)所以，bck= 22.5792MHz似乎没有问题。

    但是，客户应该如何 为此用途设置Fsys (外部数字滤波器模式)？

     

     

    问题2.  

    您是否有WDCLK标准？ 我们在图60 和数据表中找不到它。

     

     

    此致

     

     

     

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    TI__Guru**** 2386600 points
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    您好，Kanji-san，

    问题1：我认为他们应该可以使用16.9344MHz作为SCK，因为它仍然是44.1kHz采样率和超过256*FS的派生。

    SCLK = 44.1k * 384 = 16.9344MHz
    WDCK = 44.1k * 16插值= 705.6kHz
    BCLK = 44.1k * 16插值* 32位= 22.5792MHz

    他们改变时钟模式的动机是什么？ SCLK是否来自更好的源(抖动更少等)？

    问题2：WDCK计时参数见表32。 这是标准的意思吗？

    谢谢！
    保罗
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    TI__Guru**** 2386600 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Kanji-san，

    是否有任何更新？
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    TI__Guru**** 2386600 points
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    亲爱的Paul San

    感谢您的回答/很抱歉，我的回复延迟了。

    客户已了解您的答案，并 将PCM1795 Fsys 从22.5796MHz更改为16.9344MHz。

     

    16.9344MHz也用于CD-DSP 时钟。

    我会在客户测试性能后通知您。

     

    无论如何，感谢您的支持

    此致