[参考译文] TLV320ADC3101：是否有任何行为功能模型可用于I2S的给定配置？

您好 ，Diego，

感谢您的快速响应！ 对于模型来说这是不幸的，但无论如何都感谢您提供的文档。

您是否能够验证上述I2S帧结构是否将通过对音频相关寄存器的以下编程产生(在同步时钟和设置分隔器完成后)：

M0 (类似于 应用注释 图1中的设备1。)  

    REG 0x1B，值0x7D，=> ADC音频接口控制1

ADC接口= DSP
ADC接口字长度=32位
输出BCLK。
WCLK为输出。
3-说明DOUT

    REG 0x26，值0x03，=> I2S TDM控制寄存器

信道交换已禁用
左侧和右侧信道均已启用
启用了Early _3-状态
Time_slot_mode已启用(2个通道由2个单独的偏移控制)

    REG 0x1c，值0x01，=>数据插槽偏移可编程性1 (Ch_Offset_1)

偏移= 1 BCLK (相对于DSP模式中的WCLK上升边缘测量的偏移)

    REG 0x25，值0x01，=>数据插槽偏移可编程性2 (Ch_Offset_2)

偏移量= 1 BCLK (相对于第一个通道末端测量的偏移量)

S1 (设备2)

    REG 0x1B，值0x71，=> ADC音频接口控制1

BCLK为输入
WCLK为输入
3-说明DOUT

REG 0x26，值0x03，

REG 0x1c，值0x43，=> 67 Bclks

REG 0x25，值0x01，=> 1 Bclks

S2 (设备#3)

    REG 0x1B，值0x71，=> ADC音频接口控制1

BCLK为输入
WCLK为输入
3-说明DOUT

REG 0x26，值0x03，

REG 0x1c，值0x85，=> 133 Bclks

REG 0x25，值0x01，=> 1 Bclks

 

S3 (设备#4，如果有)

    REG 0x1B，值0x71，=> ADC音频接口控制1

BCLK为输入
WCLK为输入
3-说明DOUT

REG 0x26，值0x03，

REG 0x1c，值0xC7，=> 199 Bclks

REG 0x25，值0x01，=> 1 Bclks

 

谢谢！

Cian

您好，Diego，

是的，这表示要注意这一点。 我认为下面的新波形应该可以纠正这种情况：

再次感谢您的帮助，

Cian

您好，Diego，

很抱歉重新打开此内容，但我只是想澄清一些问题。 在给定的配置下，完整tdm事务之间不会有任何中断，如下所示？

谢谢！

Cian

您好，Diego，

问题1：
哪个寄存器用于设定位时钟数(num x fs)？

问题2：
如果我们将其视为4个设备，而不是图中所述的3个设备，根据您的解释，假定数据宽度=32位，复制上述图将需要33x8 =264 BCLK。
并且33x8 + 1 = 265 BCKS，可在此线程开始时重现计时图。
您可以确认吗？

再次感谢，
Cian